JPH08297610A - キャッシュテスト方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 キャッシュメモリテスト用の外部端子数を削
減し、半導体装置の小型化を実現する。 【構成】 アドレス入力端とデータ入力端と出力端とを
有するキャッシュメモリ２０をチップ内にデータプロセ
ッサ１と共に形成される装置であって、アドレス入力信
号外部端子１９と、データ入力信号外部端子２３と、デ
ータ出力信号外部端子２９と、端子１９から１ビットの
シリアル信号であるアドレス信号を受けて、これをパラ
レル信号の複数のアドレス信号に変換し、アドレス入力
端に供給するフリップフロップ（ＦＦ）回路３、５、７
と、端子２３から１ビットのシリアル信号のデータ入力
信号を受けて、パラレル信号の複数ビットのデータ入力
信号に変換し、キャッシュメモリの入力端に供給するＦ
Ｆ回路９、１１、１３と、複数のデータ出力端から複数
ビットのパラレル信号であるデータ出力信号を受けて、
１ビットのシリアル信号に変換し、端子２９に供給する
マルチプレクサ回路１５とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリがデ
ータプロセッサと共に組み込まれた半導体チップの製品
検査においてキャッシュ機能を確認するキャッシュテス
ト方法に関する。

【０００２】

【従来の技術】最近のコンピュータシステムはキャッシ
ュメモリを用いて処理速度の向上を図っている。このキ
ャッシュメモリはメインメモリよりもアクセス時間の短
いＳＲＡＭのような揮発性メモリであり、例えばＣＰＵ
のようなデータプロセッサと共に同一半導体チップ上に
形成される。データプロセッサは所定数毎に処理命令を
メインメモリからキャッシュメモリに一括転送し、この
キャッシュメモリから処理命令を順次フェッチし実行す
る。処理命令の一括転送は極めて高速であり、処理命令
をメインメモリから直接フェッチする場合よりも全処理
時間に占める命令フェッチ時間の割合を低減できる。

【０００３】図２は、従来のデータ処理装置内のキャッ
シュメモリとキャッシュメモリテスト用の外部端子との
関係を示すブロックダイアグラム、図４は、従来のデー
タ処理装置に係るデータ処理装置のキャッシュメモリテ
スト用の外部端子を示した説明図である。これらの図に
おいて、半導体チップ１には、アドレス信号とデータ信
号の入出力が行われるキャッシュ４１、３２ビットのア
ドレス入力端子４３、３２ビットのデータ入力端子４
５、３２ビットのデータ出力端子４７が設けられてお
り、それぞれが図のように接続されている。

【０００４】上述した半導体チップの製品検査では、外
部テスト装置がキャッシュ機能を確認するテストを行な
うために半導体チップ１に接続される。外部テスト装置
は様々なデータパターンを、データのビット数に応じた
複数の外部端子４１、４３、４５を通じて半導体チップ
に供給する。更にこのデータパターンを例えばデータプ
ロセッサを経由してキャッシュメモリ４１に書き込み、
これをキャッシュメモリ４１から例えばデータプロセッ
サを経由して読出し、さらに書込データパターンと読出
データパターンとを比較することにより機能不良がある
かどうかを調べる。

【０００５】

【発明が解決しようとする課題】しかし、このテスト方
法では、テストパターンの信号の複数ビット数に応じた
複数端子をあらかじめ半導体チップの外部端子として多
数設けておかなければならない。そのため、出荷時の製
品検査のためだけに外部端子の端子数が多くなり、装置
の小型化、端子数の削減を妨げることとなる。

【０００６】本発明の目的は、製品検査のためのキャッ
シュメモリの外部端子の端子数を削減し、半導体装置の
小型化を実現することができるデータ処理装置とこの方
法を提供することにある。

【０００７】

【課題を解決するための手段】本発明は、データプロセ
ッサと共にキャッシュメモリが半導体チップ内に形成さ
れるデータ処理装置において、このデータプロセッサに
接続されており、複数のアドレス入力端と複数のデータ
入力端と複数のデータ出力端とを有するキャッシュメモ
リ；と、アドレス入力信号のための外部端子；と、デー
タ入力信号のための外部端子；と、データ出力信号のた
めの外部端子；と、このアドレス入力信号外部端子から
１ビットのシリアル信号であるアドレス信号を受けて、
これをパラレル信号である複数のアドレス信号に変換
し、これをキャッシュメモリのこの複数のアドレス入力
端に供給する手段；と、このデータ入力信号外部端子か
らを１ビットのシリアル信号であるデータ入力信号を受
けて、これをパラレル信号である複数ビットのデータ入
力信号に変換し、これをキャッシュメモリのこの複数の
データ入力端に供給する手段；と、このキャッシュメモ
リのこの複数のデータ出力端から複数ビットのパラレル
信号であるデータ出力信号を受けて、これを１ビットの
シリアル信号に変換し、これをデータ出力信号外部端子
に供給する手段；と、を備えることを特徴とするデータ
処理装置を提供するものである。

【０００８】又、本発明のキャッシュテスト方法は、デ
ータプロセッサと共に半導体チップ内にキャッシュメモ
リが形成されたデータ処理装置の外部端子に、１ビット
のシリアルデータであるシリアルアドレス入力信号を供
給する工程と、この外部端子からこのシリアルアドレス
入力信号をうけ、複数ビットのパラレル信号であるパラ
レルアドレス入力信号に変換し、これをキャッシュメモ
リのアドレス入力端に供給する工程とを備えることを特
徴とするキャッシュテスト方法を提供するものである。

【０００９】又、本発明のキャッシュテスト方法は、デ
ータプロセッサと共に半導体チップ内にキャッシュメモ
リが形成されたデータ処理装置の外部端子に、１ビット
のシリアルデータであるシリアルデータ入力信号を供給
する工程と、この外部端子からこのシリアルデータ入力
信号をうけ、複数ビットのパラレル信号であるパラレル
データ入力信号に変換し、これをキャッシュメモリのデ
ータ入力端に供給する工程とを備えることを特徴とする
キャッシュテスト方法を提供するものである。

【００１０】又、本発明のキャッシュテスト方法は、デ
ータプロセッサと共に半導体チップ内にキャッシュメモ
リが形成されたデータ処理装置において、このキャッシ
ュメモリのデータ出力端から複数のパラレル信号である
データ出力信号を受け、これを１ビットのシリアルデー
タであるシリアルデータ出力信号に変換する工程と、こ
のシリアルデータ出力信号を受けて、これをデータ処理
装置の外部端子に供給する工程とを備えることを特徴と
するキャッシュテスト方法を提供するものである。

【００１１】

【作用】上記した本発明のキャッシュテスト方式では、
従来のように例えば３２ビットのパラレル信号であるア
ドレス信号やデータ信号をそのまま３２個の外部端子を
設けて取り込むものではなく、１ビットのシリアル信号
に変換してこれを１ビットの外部端子に供給するもので
ある。さらに、このシリアル信号である例えばアドレス
信号は、内部の例えばフリップフロップ回路等のシリア
ル・パラレル信号変換回路により、３２ビットのパラレ
ル信号に戻され、そしてキャッシュメモリやデータプロ
セッサに供給される。こうすることにより、主に出荷時
にしか行わないキャッシュメモリのテストのために多く
の外部端子を設ける必要がなくなり、外部端子の端子数
を大幅に削減することができるデータ処理装置を提供す
ることが可能となる。

【００１２】

【実施例】以下、図面を参照して本発明の一実施例に係
るキャッシュテスト方法を説明する。

【００１３】図１は、本発明のデータ処理装置の一実施
例に係るキャッシュメモリとシリアル・パラレル変換回
路、キャッシュメモリテスト用の外部端子とを示すブロ
ックダイアグラムである。又、図５は、本発明のデータ
処理装置の一実施例に係る内部構成の概要を示したブロ
ックダイアグラムである。又、図３は、本発明のデータ
処理装置の一実施例に係るデータ処理装置のキャッシュ
メモリテスト用の外部端子を示した説明図である。

【００１４】図５において、データ処理装置は、半導体
チップ１上に形成されるものであり、少なくともデータ
プロセッサ１０、キャッシュメモリ２０、制御バス、３
２ビットのアドレスバス、入出力各３２ビットのデータ
バス、アドレス信号のためのパラレル・シリアル変換回
路３５、データ信号のためのパラレル・シリアル変換回
路３７を有している。

【００１５】更に図１において、アドレス入力端、デー
タ入力端、データ出力端、ライトイネーブル信号端、リ
ードイネーブル信号端を有するキャッシュメモリ２０の
アドレス入力端は、３２ビットのアドレスバスを介して
３２個のデータフリップフロップ回路３、５、７の一端
に接続される。各データフリップフロップ回路の出力は
隣接するデータフリップフロップ回路の入力に接続され
る。更に、これらのデータフリップフロップ回路３、
５、７の１番目のデータフリップフロップ回路３の出力
は、データ処理装置の１ビットの外部端子１９に接続さ
れる。更に、全てのデータフリップフロップ回路３、
５、７は、アドレスラッチクロック用端子からラッチ信
号が供給される。

【００１６】又、キャッシュメモリ２０の３２ビットの
データ入力端は、３２ビットのデータバスを介して複数
のデータフリップフロップ回路９、１１、１３に接続さ
れる。それぞれのデータフリップフロップ回路の出力は
隣接するデータフリップフロップ回路の入力に接続さ
れ、一番目のデータフリップフロップ回路９の出力は、
データ処理装置の外部端子である１ビットのデータ入力
端子２３に接続される。又、全てのデータフリップフロ
ップ回路９、１１、１３は、外部端子であるデータラッ
チ用クロック端子に接続され、データラッチ用クロック
を供給される。

【００１７】又、キャッシュメモリ２０のデータ出力端
は、３２ビットのデータバスを通じて、マルチプレクサ
回路１５に接続され、更に、１ビットのデータ出力端２
９に接続される。更に、制御信号端子２７は、カウンタ
１７に接続され、カウンタ１７の出力は、マルチプレク
サ１５のセレクタ端子に接続される。

【００１８】次に、上記の本発明の実施例におけるキャ
ッシュテストの際のキャッシュメモリ及びデータプロセ
ッサへの信号の転送方法について説明する。

【００１９】本発明のデータ処理装置１は、外部接続端
子１９、２３、２７を通じて、図示しない外部のテスト
装置とテストのためのデータの供給を受け、キャッシュ
メモリではデータプロセッサと共に適宜これを処理し、
処理の結果の出力信号をテスト装置に供給する。この出
力信号の如何により、キャッシュメモリが正常の動作を
行っているかどうかを試験するものである。

【００２０】この時、テスト時における外部接続端子に
供給される各信号が、本発明の特徴であるシリアル・パ
ラレル信号変換処理を行って転送される動作を以下に説
明する。

【００２１】まず、アドレス信号の場合は、半導体チッ
プ１に設けられた１ビットのアドレス入力端子１９を通
じてシリアルデータであるアドレス信号が１番目のデー
タフリップフロップ回路３の入力端に供給され、更に、
アドレスラッチクロック端子２１を通じて、アドレス入
力信号用の３２個のデータフリップフロップ回路３、
５、７の各ラッチ端子にそれぞれ供給される。データフ
リップフロップ回路３、５、７は、このアドレスラッチ
クロックの周期に応じて、シリアルデータを３２分割
し、３２ビットのパラレルデータに変換して、キャッシ
ュメモリのアドレス信号端及びデータプロセッサ１０に
供給する。

【００２２】又、データ入力信号の場合もアドレス信号
と同様に、半導体チップ１に設けられた１ビットのデー
タ入力端子２３を通じてシリアルデータであるデータ信
号が１番目のデータフリップフロップ回路９の入力端に
供給され、更に、データラッチクロック端子２５を通じ
て、データ入力信号用の３２個のデータフリップフロッ
プ回路９、１１、１３の各ラッチ端子にそれぞれ供給さ
れる。データフリップフロップ回路９、１１、１３は、
このデータラッチクロックの周期に応じて、シリアルデ
ータを３２分割し、３２ビットのパラレルデータに変換
して、キャッシュメモリのデータ信号端及びデータプロ
セッサ１０に供給する。

【００２３】又、更に、キャッシュメモリ２０からデー
タが出力する場合を以下に説明する。

【００２４】キャッシュメモリ２０及びデータプロセッ
サ１０から出力された３２ビットのパラレルデータ信号
は、マルチプレクサ１５に供給される。マルチプレクサ
１５では、制御信号端子２７から受けた制御信号をカウ
ンタ１７でカウントされた出力に応じて、３２ビットの
パラレルデータ信号を時分割し、１ビットのシリアル信
号に変換する。そして、このシリアル信号を外部端子で
ある１ビットのデータ出力端子２９に供給する。

【００２５】上記したように、本発明の実施例において
は、テスト装置とキャッシュメモリとの間の信号は、従
来のように例えば３２ビットのパラレル信号で外部端子
に与えられるものではなく、シリアル・パラレル変換さ
れて、１ビットのシリアル信号として外部端子１９、２
３、２５に与えられる。この結果、例えば出荷時の一時
的なキャッシュメモリの動作試験のために、従来のよう
な、合計９６個もの入出力端子を必要とすることはな
く、それぞれ１ビットの端子で信号の入出力を行って、
キャッシュメモリの動作試験を実行することが出来る。
このため、外部端子の端子数を大幅に削減できるので、
部品点数の削減、半導体装置の小型化を実現することが
できる。

【００２６】尚、本発明は上述の実施例に限定されず、
その要旨を逸脱しない範囲において様々に変更すること
ができる。

【００２７】

【発明の効果】本発明によれば、各１ビットの外部端子
により、アドレス信号、データ信号の入出力が行えるの
で、キャッシュメモリテスト用の外部端子の大幅の削減
が可能となり、これにより、部品点数の削減、半導体装
置の小型化を実現することができる。

【図面の簡単な説明】

【図１】本発明のデータ処理装置の一実施例に係るキャ
ッシュメモリとシリアル・パラレル変換回路、キャッシ
ュメモリテスト用の外部端子とを示すブロックダイアグ
ラム。

【図２】従来のデータ処理装置内のキャッシュメモリと
キャッシュメモリテスト用の外部端子との関係を示すブ
ロックダイアグラム。

【図３】本発明のデータ処理装置の一実施例に係るデー
タ処理装置のキャッシュメモリテスト用の外部端子を示
した説明図。

【図４】従来のデータ処理装置に係るデータ処理装置の
キャッシュメモリテスト用の外部端子を示した説明図。

【図５】本発明のデータ処理装置の一実施例に係る内部
構成の概要を示したブロックダイアグラム。

【符号の説明】

１…半導体マイクロプロセッサチップ、３、５、７、
９、１１、１３…フリップフロップ回路、１５…マルチ
プレクサ、１７…カウンタ回路、１９…アドレス入力端
子、２３…データ入力端子、２９…データ出力端子

Claims (5)

【特許請求の範囲】
1. 【請求項１】 データプロセッサと共にキャッシュメモ
   リが半導体チップ内に形成されるデータ処理装置におい
   て、 前記データプロセッサに接続されており、複数のアドレ
   ス入力端と複数のデータ入力端と複数のデータ出力端と
   を有するキャッシュメモリ；と、 アドレス入力信号のための外部端子；と、 データ入力信号のための外部端子；と、 データ出力信号のための外部端子；と、 前記アドレス入力信号外部端子から１ビットのシリアル
   信号であるアドレス信号を受けて、これをパラレル信号
   である複数のアドレス信号に変換し、これを前記キャッ
   シュメモリの前記複数のアドレス入力端に供給する手
   段；と、 前記データ入力信号外部端子から１ビットのシリアル信
   号であるデータ入力信号を受けて、これをパラレル信号
   である複数ビットのデータ入力信号に変換し、これを前
   記キャッシュメモリの前記複数のデータ入力端に供給す
   る手段；と、 前記キャッシュメモリの前記複数のデータ出力端から複
   数ビットのパラレル信号であるデータ出力信号を受け
   て、これを１ビットのシリアル信号に変換し、これを前
   記データ出力信号外部端子に供給する手段；と、 を備えることを特徴とするデータ処理装置。
2. 【請求項２】 データプロセッサと共にキャッシュメモ
   リが半導体チップ内に形成されるデータ処理装置におい
   て、 前記データプロセッサに接続されており、複数のアドレ
   ス入力端と複数のデータ入力端と複数のデータ出力端と
   を有するキャッシュメモリ；と、 アドレス入力信号のための外部端子；と、 データ入力信号のための外部端子；と、 データ出力信号のための外部端子；と、 前記アドレス入力信号外部端子から１ビットのシリアル
   信号であるアドレス信号を受けて、これをパラレル信号
   である複数のアドレス信号に変換し、これを前記キャッ
   シュメモリの前記複数のアドレス入力端及び前記データ
   プロセッサに供給する手段；と、 前記データ入力信号外部端子から１ビットのシリアル信
   号であるデータ入力信号を受けて、これをパラレル信号
   である複数ビットのデータ入力信号に変換し、これを前
   記キャッシュメモリの前記複数のデータ入力端及び前記
   データプロセッサに供給する手段；と、 前記キャッシュメモリの前記複数のデータ出力端及び前
   記データプロセッサから複数ビットのパラレル信号であ
   るデータ出力信号を受けて、これを１ビットのシリアル
   信号に変換し、これを前記データ出力信号外部端子に供
   給する手段；と、 を備えることを特徴とするデータ処理装置。
3. 【請求項３】 データプロセッサと共に半導体チップ内
   にキャッシュメモリが形成されたデータ処理装置の外部
   端子に、１ビットのシリアルデータであるシリアルアド
   レス入力信号を供給する工程と、 前記外部端子から前記シリアルアドレス入力信号をう
   け、複数ビットのパラレル信号であるパラレルアドレス
   入力信号に変換し、これを前記キャッシュメモリのアド
   レス入力端に供給する工程とを備えることを特徴とする
   キャッシュメモリテスト方法。
4. 【請求項４】 データプロセッサと共に半導体チップ内
   にキャッシュメモリが形成されたデータ処理装置の外部
   端子に、１ビットのシリアルデータであるシリアルデー
   タ入力信号を供給する工程と、 前記外部端子から前記シリアルデータ入力信号をうけ、
   複数ビットのパラレル信号であるパラレルデータ入力信
   号に変換し、これを前記キャッシュメモリのデータ入力
   端に供給する工程とを備えることを特徴とするキャッシ
   ュメモリテスト方法。
5. 【請求項５】 データプロセッサと共に半導体チップ内
   にキャッシュメモリが形成されたデータ処理装置におい
   て、前記キャッシュメモリのデータ出力端から複数のパ
   ラレル信号であるデータ出力信号を受け、これを１ビッ
   トのシリアルデータであるシリアルデータ出力信号に変
   換する工程と、 前記シリアルデータ出力信号を受けて、これを前記デー
   タ処理装置の外部端子に供給する工程とを備えることを
   特徴とするキャッシュメモリテスト方法。