JP2000076199A - デバッグ端子を有するマルチプロセッサ装置 - Google Patents
デバッグ端子を有するマルチプロセッサ装置Info
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- JP2000076199A JP2000076199A JP10244059A JP24405998A JP2000076199A JP 2000076199 A JP2000076199 A JP 2000076199A JP 10244059 A JP10244059 A JP 10244059A JP 24405998 A JP24405998 A JP 24405998A JP 2000076199 A JP2000076199 A JP 2000076199A
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Abstract
(57)【要約】
【課題】 ＣＰＵのデバッグ用として配置されるピンの
本数をＣＰＵの内臓数に対して削減すること。 【解決手段】 デバッグ端子５６と各デバッグＩ／Ｆ
（１）〜（４）との間に、入出力制御部１を設ける。入
出力制御部１は、デバッグ端子５６に入力されたデータ
を複数のＣＰＵ（１）〜（４）のうち指定されたＣＰＵ
に伝送すると共に各デバッグＩ／Ｆ（１）〜（４）から
出力されるデータを同一のデバッグ端子５６に伝送す
る。
本数をＣＰＵの内臓数に対して削減すること。 【解決手段】 デバッグ端子５６と各デバッグＩ／Ｆ
（１）〜（４）との間に、入出力制御部１を設ける。入
出力制御部１は、デバッグ端子５６に入力されたデータ
を複数のＣＰＵ（１）〜（４）のうち指定されたＣＰＵ
に伝送すると共に各デバッグＩ／Ｆ（１）〜（４）から
出力されるデータを同一のデバッグ端子５６に伝送す
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デバッグ端子を有
するマルチプロセッサ装置に係り、特に、デバッグ端子
を介して複数のプロセッサのデバッグが可能なデバッグ
端子を有するマルチプロセッサ装置に関する。
するマルチプロセッサ装置に係り、特に、デバッグ端子
を介して複数のプロセッサのデバッグが可能なデバッグ
端子を有するマルチプロセッサ装置に関する。
【０００２】
【従来の技術】図４に従来例を示す。この図４におい
て、マルチプロセッサ装置５０は、４つのＣＰＵ（１）
〜（４）を備えている。各ＣＰＵ（１）〜（４）には、
各々ＦＩＦＯメモリ（１）〜（４）が併設されている。
ＣＰＵ（１）は、ＦＩＦＯメモリ（１）に対し処理に必
要なデータの読み出し及び書き込みを行う。同様に、Ｃ
ＰＵ（２）はＦＩＦＯメモリ（２）に対し、ＣＰＵ
（３）はＦＩＦＯメモリ（３）に対し、ＣＰＵ（４）は
ＦＩＦＯメモリ（４）に対し、各々データの読み出し及
び書き込みを行う。また、各ＦＩＦＯメモリ（１）〜
（４）には、データ転送手段５５が併設されている。こ
のデータ転送手段５５は、ＦＩＦＯメモリ（１）に格納
されているデータを、ＦＩＦＯメモリ（２）→ＦＩＦＯ
メモリ（３）→ＦＩＦＯメモリ（４）へと順に転送する
機能を備えている。このデータ転送手段５５によるデー
タ転送のタイミングは、データ入力制御端子５３に入力
される信号と、データ出力制御端子５４に入力される信
号とによって制御される。始めにＦＩＦＯ（１）に格納
されるデータは、データ入力端子５１から供給される。
また、ＦＩＦＯ（４）まで転送されたデータは、ＣＰＵ
（４）によって加工された後、データ出力端子５２から
外部に出力される。
て、マルチプロセッサ装置５０は、４つのＣＰＵ（１）
〜（４）を備えている。各ＣＰＵ（１）〜（４）には、
各々ＦＩＦＯメモリ（１）〜（４）が併設されている。
ＣＰＵ（１）は、ＦＩＦＯメモリ（１）に対し処理に必
要なデータの読み出し及び書き込みを行う。同様に、Ｃ
ＰＵ（２）はＦＩＦＯメモリ（２）に対し、ＣＰＵ
（３）はＦＩＦＯメモリ（３）に対し、ＣＰＵ（４）は
ＦＩＦＯメモリ（４）に対し、各々データの読み出し及
び書き込みを行う。また、各ＦＩＦＯメモリ（１）〜
（４）には、データ転送手段５５が併設されている。こ
のデータ転送手段５５は、ＦＩＦＯメモリ（１）に格納
されているデータを、ＦＩＦＯメモリ（２）→ＦＩＦＯ
メモリ（３）→ＦＩＦＯメモリ（４）へと順に転送する
機能を備えている。このデータ転送手段５５によるデー
タ転送のタイミングは、データ入力制御端子５３に入力
される信号と、データ出力制御端子５４に入力される信
号とによって制御される。始めにＦＩＦＯ（１）に格納
されるデータは、データ入力端子５１から供給される。
また、ＦＩＦＯ（４）まで転送されたデータは、ＣＰＵ
（４）によって加工された後、データ出力端子５２から
外部に出力される。
【０００３】ここで、各ＣＰＵ（１）〜（４）には、各
々デバッグ端子（１）〜（４）が併設されている。これ
らデバッグ端子（１）〜（４）は、ＣＰＵ（１）〜
（４）の動作をデバッグする際のデータの入出力に用い
られる。各デバッグ端子（１）〜（４）と各ＣＰＵ
（１）〜（４）との間のデータのやり取りは、各ＣＰＵ
（１）〜（４）に個別に設けられたデバッグインタフェ
ース（デバッグＩ／Ｆ）（１）〜（４）によって制御さ
れる。
々デバッグ端子（１）〜（４）が併設されている。これ
らデバッグ端子（１）〜（４）は、ＣＰＵ（１）〜
（４）の動作をデバッグする際のデータの入出力に用い
られる。各デバッグ端子（１）〜（４）と各ＣＰＵ
（１）〜（４）との間のデータのやり取りは、各ＣＰＵ
（１）〜（４）に個別に設けられたデバッグインタフェ
ース（デバッグＩ／Ｆ）（１）〜（４）によって制御さ
れる。
【０００４】例えば、ＣＰＵ（１）についてデバッグを
行う場合は、デバッグに必要なデータをデバッグ端子
（１）に入力する。この入力データは、デバッグＩ／Ｆ
（１）を介してＣＰＵ（１）に入力され、ＣＰＵ（１）
においてデバッグが実行される。ＣＰＵ（１）における
デバッグの結果は、デバッグＩ／Ｆ（１）を介し、デバ
ッグ端子（１）から取り出される。他のＣＰＵ（２）〜
（４）についても、各々対応するデバッグ端子（２）〜
（４）及びデバッグＩ／Ｆ（２）〜（４）を用いて同様
にデバッグを行うことができるようになっていた。
行う場合は、デバッグに必要なデータをデバッグ端子
（１）に入力する。この入力データは、デバッグＩ／Ｆ
（１）を介してＣＰＵ（１）に入力され、ＣＰＵ（１）
においてデバッグが実行される。ＣＰＵ（１）における
デバッグの結果は、デバッグＩ／Ｆ（１）を介し、デバ
ッグ端子（１）から取り出される。他のＣＰＵ（２）〜
（４）についても、各々対応するデバッグ端子（２）〜
（４）及びデバッグＩ／Ｆ（２）〜（４）を用いて同様
にデバッグを行うことができるようになっていた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例にあっては、一つのＣＰＵに対してデバッグ端子が
一つ必要になるため、内蔵するＣＰＵの数が増えると、
これに応じてデバッグ端子の数も増加し、マルチプロセ
ッサチップの大型化、設計や製造の困難性の上昇などを
伴う不都合があった。
来例にあっては、一つのＣＰＵに対してデバッグ端子が
一つ必要になるため、内蔵するＣＰＵの数が増えると、
これに応じてデバッグ端子の数も増加し、マルチプロセ
ッサチップの大型化、設計や製造の困難性の上昇などを
伴う不都合があった。
【０００６】これを端子ピンの本数で考えると、例え
ば、一つのＣＰＵのデバッグに、制御信号の入出力用と
して４本のピンを要し、トレース情報の入出力用として
１０本のピンを要する場合、一つのデバッグ端子を構成
するピン数は１４本になる。従って、４つのＣＰＵを含
むマルチプロセッサチップであれば、デバッグ用として
５６本のピンを配置しなければならず、また、更にＣＰ
Ｕを増やすごとに１４ピンずつ増加させなければならな
いという不都合があった。
ば、一つのＣＰＵのデバッグに、制御信号の入出力用と
して４本のピンを要し、トレース情報の入出力用として
１０本のピンを要する場合、一つのデバッグ端子を構成
するピン数は１４本になる。従って、４つのＣＰＵを含
むマルチプロセッサチップであれば、デバッグ用として
５６本のピンを配置しなければならず、また、更にＣＰ
Ｕを増やすごとに１４ピンずつ増加させなければならな
いという不都合があった。
【０００７】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、特に、ＣＰＵのデバッグ用として配置される
ピンの本数をＣＰＵの内臓数に対して削減することので
きるマルチプロセッサ装置を提供することを、その目的
とする。また、これにより、チップの大型化の抑制と、
設計及び製造の困難性の緩和を図りうるマルチプロセッ
サ装置を提供することを、その目的とする。
を改善し、特に、ＣＰＵのデバッグ用として配置される
ピンの本数をＣＰＵの内臓数に対して削減することので
きるマルチプロセッサ装置を提供することを、その目的
とする。また、これにより、チップの大型化の抑制と、
設計及び製造の困難性の緩和を図りうるマルチプロセッ
サ装置を提供することを、その目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明では、複数のＣＰＵと、これら
ＣＰＵのデバッグに必要なデータを外部から入力し又は
外部に出力するデバッグ端子と、各ＣＰＵに各々併設さ
れデバッグ端子と各ＣＰＵとの間におけるデバッグに必
要なデータの送受を制御するデバッグＩ／Ｆとを備えて
いる。このうち、デバッグ端子と各デバッグＩ／Ｆとの
間に、デバッグ端子に入力されたデータを複数のＣＰＵ
のうち指定されたＣＰＵに伝送すると共に各デバッグＩ
／Ｆから出力されるデータを同一のデバッグ端子に伝送
する入出力制御部を備えた、という構成を採っている。
め、請求項１記載の発明では、複数のＣＰＵと、これら
ＣＰＵのデバッグに必要なデータを外部から入力し又は
外部に出力するデバッグ端子と、各ＣＰＵに各々併設さ
れデバッグ端子と各ＣＰＵとの間におけるデバッグに必
要なデータの送受を制御するデバッグＩ／Ｆとを備えて
いる。このうち、デバッグ端子と各デバッグＩ／Ｆとの
間に、デバッグ端子に入力されたデータを複数のＣＰＵ
のうち指定されたＣＰＵに伝送すると共に各デバッグＩ
／Ｆから出力されるデータを同一のデバッグ端子に伝送
する入出力制御部を備えた、という構成を採っている。
【０００９】請求項２記載の発明では、入出力制御部
は、複数のＣＰＵのうち一つのＣＰＵを指示する指示信
号を外部から取込むＣＰＵ選択端子と、このＣＰＵ選択
端子に入力された指示信号の指示する一つのＣＰＵを選
択しその選択したＣＰＵのデバッグＩ／Ｆをデバッグ端
子５６に接続する選択接続手段とを備えている、という
構成を採っている。
は、複数のＣＰＵのうち一つのＣＰＵを指示する指示信
号を外部から取込むＣＰＵ選択端子と、このＣＰＵ選択
端子に入力された指示信号の指示する一つのＣＰＵを選
択しその選択したＣＰＵのデバッグＩ／Ｆをデバッグ端
子５６に接続する選択接続手段とを備えている、という
構成を採っている。
【００１０】請求項３記載の発明では、入出力制御部
は、デバッグ端子とＣＰＵとの間でデータを送受するた
めのバスを備え、当該バス上でデータがぶつかり合わな
いようにする伝送制御機能を備えた、という構成を採っ
ている。
は、デバッグ端子とＣＰＵとの間でデータを送受するた
めのバスを備え、当該バス上でデータがぶつかり合わな
いようにする伝送制御機能を備えた、という構成を採っ
ている。
【００１１】請求項４記載の発明では、入出力制御部
は、データ送受用のバスと、外部からデバッグ端子にデ
ータが入力されたとき当該データを所定のＣＰＵに伝送
するためにバスの使用許可を申し込む入出力Ｉ／Ｆと、
各デバッグＩ／Ｆに各々併設され各ＣＰＵから各デバッ
グＩ／Ｆにデータが入力されたとき当該データをデバッ
グ端子に伝送するためにバスの使用許可を申し込む複数
のバスＩ／Ｆとを備えている。また、入出力Ｉ／Ｆ又は
バスＩ／Ｆからのバスの使用許可の申し込みに対し択一
的にバスの使用許可を与えるバス調停手段を有する。そ
して、バス調停手段からバスの使用許可を与えられたＩ
／Ｆがバスを専有しデータの出力を行う、という構成を
採っている。
は、データ送受用のバスと、外部からデバッグ端子にデ
ータが入力されたとき当該データを所定のＣＰＵに伝送
するためにバスの使用許可を申し込む入出力Ｉ／Ｆと、
各デバッグＩ／Ｆに各々併設され各ＣＰＵから各デバッ
グＩ／Ｆにデータが入力されたとき当該データをデバッ
グ端子に伝送するためにバスの使用許可を申し込む複数
のバスＩ／Ｆとを備えている。また、入出力Ｉ／Ｆ又は
バスＩ／Ｆからのバスの使用許可の申し込みに対し択一
的にバスの使用許可を与えるバス調停手段を有する。そ
して、バス調停手段からバスの使用許可を与えられたＩ
／Ｆがバスを専有しデータの出力を行う、という構成を
採っている。
【００１２】請求項５記載の発明では、入出力制御部
は、外部からデバッグ端子に入力されたデータを一時蓄
積する入出力Ｉ／Ｆと、各デバッグＩ／Ｆに併設され各
ＣＰＵから各デバッグＩ／Ｆに入力されたデータを一時
蓄積する複数のリングＩ／Ｆとを備えている。そして、
入出力Ｉ／Ｆ及び複数のリングＩ／Ｆを環状に接続し当
該各Ｉ／Ｆ間でトークンリング方式によるデータ伝送を
行う、という構成を採っている。これらにより、前述し
た目的を達成しようとするものである。
は、外部からデバッグ端子に入力されたデータを一時蓄
積する入出力Ｉ／Ｆと、各デバッグＩ／Ｆに併設され各
ＣＰＵから各デバッグＩ／Ｆに入力されたデータを一時
蓄積する複数のリングＩ／Ｆとを備えている。そして、
入出力Ｉ／Ｆ及び複数のリングＩ／Ｆを環状に接続し当
該各Ｉ／Ｆ間でトークンリング方式によるデータ伝送を
行う、という構成を採っている。これらにより、前述し
た目的を達成しようとするものである。
【００１３】
【発明の実施の形態】以下、本発明の一実施形態を図１
に基づいて説明する。ここで、従来例と同一部分につい
ては同一符号を付して重複説明を省略する。
に基づいて説明する。ここで、従来例と同一部分につい
ては同一符号を付して重複説明を省略する。
【００１４】図１のマルチプロセッサ装置１０では、デ
バッグ端子５６とデバッグＩ／Ｆ（１）〜（４）との間
に、デバッグに必要なデータの入出力を制御する入出力
制御部１を設けている。装置に含まれる４つのＣＰＵ
（１）〜（４）に対し、設けられているデバッグ端子の
数は一つだけである。
バッグ端子５６とデバッグＩ／Ｆ（１）〜（４）との間
に、デバッグに必要なデータの入出力を制御する入出力
制御部１を設けている。装置に含まれる４つのＣＰＵ
（１）〜（４）に対し、設けられているデバッグ端子の
数は一つだけである。
【００１５】入出力制御部１は、４つのＣＰＵ（１）〜
（４）のうち一つのＣＰＵを指示する指示信号を外部か
ら取込むＣＰＵ選択端子１ａと、このＣＰＵ選択端子１
ａに入力された指示信号の指示する一つのＣＰＵを選択
し、その選択したＣＰＵのデバッグＩ／Ｆをデバッグ端
子５６に接続する選択接続手段１ｂとを備えている。
（４）のうち一つのＣＰＵを指示する指示信号を外部か
ら取込むＣＰＵ選択端子１ａと、このＣＰＵ選択端子１
ａに入力された指示信号の指示する一つのＣＰＵを選択
し、その選択したＣＰＵのデバッグＩ／Ｆをデバッグ端
子５６に接続する選択接続手段１ｂとを備えている。
【００１６】本実施形態において、ＣＰＵ選択端子１ａ
は、２本のピンで構成され、２本の信号線で選択接続手
段に指示信号を入力するようになっている。この２本の
信号線を２ビットに見立て、００，０１，１０，１１の
４通りの信号入力パターンによって４つのＣＰＵのうち
一つを指示する。また、選択接続手段１ｂは、例えばゲ
ート回路として構成される。
は、２本のピンで構成され、２本の信号線で選択接続手
段に指示信号を入力するようになっている。この２本の
信号線を２ビットに見立て、００，０１，１０，１１の
４通りの信号入力パターンによって４つのＣＰＵのうち
一つを指示する。また、選択接続手段１ｂは、例えばゲ
ート回路として構成される。
【００１７】例えば、ＣＰＵ（１）のデバッグを行う場
合、ＣＰＵ選択端子１ａにＣＰＵ（１）を指示する信号
を入力する。すると、選択接続手段１ｂがＣＰＵ（１）
のデバッグＩ／Ｆ（１）を選択し、これをデバッグ端子
５６に接続する。以降、従来例と同様にデバッグ端子５
６を通じてＣＰＵ（１）のデバッグが行われる。他のＣ
ＰＵをデバッグする場合も、ＣＰＵ選択端子１ａに入力
する信号を切替えることによって、同一のデバッグ端子
５６からデバッグを行うことができる。
合、ＣＰＵ選択端子１ａにＣＰＵ（１）を指示する信号
を入力する。すると、選択接続手段１ｂがＣＰＵ（１）
のデバッグＩ／Ｆ（１）を選択し、これをデバッグ端子
５６に接続する。以降、従来例と同様にデバッグ端子５
６を通じてＣＰＵ（１）のデバッグが行われる。他のＣ
ＰＵをデバッグする場合も、ＣＰＵ選択端子１ａに入力
する信号を切替えることによって、同一のデバッグ端子
５６からデバッグを行うことができる。
【００１８】これによると、一つのデバッグ端子５６を
構成するピン数を従来例と同一の１４本とすれば、ＣＰ
Ｕ選択端子１ａの構成に必要なピンは２本であるから、
全部で１６本のピンで足りる。従って、ＣＰＵを２つ以
上含むマルチプロセッサチップであれば、従来例の構成
に比べデバッグに必要なピンの本数を大幅に削減するこ
とができる。また、この１６本のピンは、内蔵するＣＰ
Ｕの数が増加しても増加することがない。このため、マ
ルチプロセッサチップの大型化を防止することができ、
また、設計及び製造の困難性を緩和することができる。
構成するピン数を従来例と同一の１４本とすれば、ＣＰ
Ｕ選択端子１ａの構成に必要なピンは２本であるから、
全部で１６本のピンで足りる。従って、ＣＰＵを２つ以
上含むマルチプロセッサチップであれば、従来例の構成
に比べデバッグに必要なピンの本数を大幅に削減するこ
とができる。また、この１６本のピンは、内蔵するＣＰ
Ｕの数が増加しても増加することがない。このため、マ
ルチプロセッサチップの大型化を防止することができ、
また、設計及び製造の困難性を緩和することができる。
【００１９】次に、本発明の他の実施形態を図２に基づ
いて説明する。従来例と同一部分については同一符号を
付して重複説明を省略する。
いて説明する。従来例と同一部分については同一符号を
付して重複説明を省略する。
【００２０】この図２に示すマルチプロセッサ装置２０
は、入出力制御部２の構成に特徴を有し、その他の部分
の構成は、先の実施形態と同一である。
は、入出力制御部２の構成に特徴を有し、その他の部分
の構成は、先の実施形態と同一である。
【００２１】本実施形態において、入出力制御部２は、
内部にバスＢを有し、このバスＢを介してデバッグ端子
５６と各ＣＰＵのデバッグＩ／Ｆとの間のデータ送受を
行うようになっている。デバッグ端子５６とバスＢとの
間のデータ送受は、入出力Ｉ／Ｆ２ａによって制御され
る。また、バスＢと各デバッグＩ／Ｆ（１）〜（４）と
の間のデータ送受は、各デバッグＩ／Ｆ毎に装備された
バスＩ／Ｆ（１）〜（４）によって制御される。
内部にバスＢを有し、このバスＢを介してデバッグ端子
５６と各ＣＰＵのデバッグＩ／Ｆとの間のデータ送受を
行うようになっている。デバッグ端子５６とバスＢとの
間のデータ送受は、入出力Ｉ／Ｆ２ａによって制御され
る。また、バスＢと各デバッグＩ／Ｆ（１）〜（４）と
の間のデータ送受は、各デバッグＩ／Ｆ毎に装備された
バスＩ／Ｆ（１）〜（４）によって制御される。
【００２２】しかし、バスＢに対し各Ｉ／Ｆから一斉に
データが出力されると信号の衝突を生じるので、この信
号の衝突を防止すべくバス調停手段２ｂが設けられてい
る。このバス調停手段２ｂは、入出力Ｉ／Ｆ２ａ及び各
バスＩ／Ｆ（１）〜（４）に接続されている。バス調停
手段２ｂは、例えばゲート回路によって実現される。
データが出力されると信号の衝突を生じるので、この信
号の衝突を防止すべくバス調停手段２ｂが設けられてい
る。このバス調停手段２ｂは、入出力Ｉ／Ｆ２ａ及び各
バスＩ／Ｆ（１）〜（４）に接続されている。バス調停
手段２ｂは、例えばゲート回路によって実現される。
【００２３】そして例えば、デバッグ端子５６にＣＰＵ
（３）を宛先としたデータが入力されると、このデータ
は入出力Ｉ／Ｆ２ａに一時蓄積される。データを蓄積し
た入出力Ｉ／Ｆ２ａは、バス調停手段２ｂにバス使用許
可を申し込み、バス使用の許可を待つ。バス使用許可の
申し込みを受けたバス調停手段２ｂは、その申し込みを
待ち行列に蓄積する。そして、バス調停手段２ｂは、バ
スを専有しているＩ／Ｆから専有終了の報告がある度
に、待ち行列から順次申し込みを読み出し、その申し込
みを行ったＩ／Ｆに対しバスＢの使用許可を与える。例
えば、先ほど申し込みを行った入出力Ｉ／Ｆ２ａの順番
が回ってくると、バス調停手段２ｂから入出力Ｉ／Ｆ２
ａに対しバスＢの使用許可が与えられる。バスＢの使用
許可を受けた入出力Ｉ／Ｆ２ａは、既に蓄積したＣＰＵ
（３）宛てのデータをバスＢに出力し、デバッグＩ／Ｆ
（３）を介してＣＰＵ（３）に入力する。これにより、
入出力制御部２の伝送制御機能が実現されている。
（３）を宛先としたデータが入力されると、このデータ
は入出力Ｉ／Ｆ２ａに一時蓄積される。データを蓄積し
た入出力Ｉ／Ｆ２ａは、バス調停手段２ｂにバス使用許
可を申し込み、バス使用の許可を待つ。バス使用許可の
申し込みを受けたバス調停手段２ｂは、その申し込みを
待ち行列に蓄積する。そして、バス調停手段２ｂは、バ
スを専有しているＩ／Ｆから専有終了の報告がある度
に、待ち行列から順次申し込みを読み出し、その申し込
みを行ったＩ／Ｆに対しバスＢの使用許可を与える。例
えば、先ほど申し込みを行った入出力Ｉ／Ｆ２ａの順番
が回ってくると、バス調停手段２ｂから入出力Ｉ／Ｆ２
ａに対しバスＢの使用許可が与えられる。バスＢの使用
許可を受けた入出力Ｉ／Ｆ２ａは、既に蓄積したＣＰＵ
（３）宛てのデータをバスＢに出力し、デバッグＩ／Ｆ
（３）を介してＣＰＵ（３）に入力する。これにより、
入出力制御部２の伝送制御機能が実現されている。
【００２４】また、各デバッグＩ／Ｆ（１）〜（４）の
動作も入出力Ｉ／Ｆ２ａと同様である。ＣＰＵ（１）か
らデバッグ端子５６にデバッグに関するデータを出力す
る場合、そのデータはデバッグＩ／Ｆ（１）に一時蓄積
され、バス調停手段２ｂからバスＢの使用許可が与えら
れた時に、バスＢに出力される。そして、入出力Ｉ／Ｆ
２ａを介してデバッグ端子５６に送られる。
動作も入出力Ｉ／Ｆ２ａと同様である。ＣＰＵ（１）か
らデバッグ端子５６にデバッグに関するデータを出力す
る場合、そのデータはデバッグＩ／Ｆ（１）に一時蓄積
され、バス調停手段２ｂからバスＢの使用許可が与えら
れた時に、バスＢに出力される。そして、入出力Ｉ／Ｆ
２ａを介してデバッグ端子５６に送られる。
【００２５】このように、バスＢを介し、一つのデバッ
グ端子５６と各ＣＰＵ（１）〜（４）との間のデータ送
受を行うようにし、かつ、バスＢを使用するＩ／Ｆはバ
ス調停手段２ｂに申し込みを行い、バス調停手段２ｂの
許可を受けてからバスＢを使用するようにしたので、バ
ス上でのデータの衝突を防止しながら一つのデバッグ端
子５６と各ＣＰＵ（１）〜（４）との間でデータ送受を
行うことができる。このため、デバッグ端子の数は一つ
で済み、ゆえに、デバッグ用に必要なピンの本数を削減
することができる。特に、本実施形態では、外部からＣ
ＰＵを選択する操作が不要であるため、ＣＰＵ選択端子
も不要であり、先の実施形態よりも更にピン数を削減す
ることができる。
グ端子５６と各ＣＰＵ（１）〜（４）との間のデータ送
受を行うようにし、かつ、バスＢを使用するＩ／Ｆはバ
ス調停手段２ｂに申し込みを行い、バス調停手段２ｂの
許可を受けてからバスＢを使用するようにしたので、バ
ス上でのデータの衝突を防止しながら一つのデバッグ端
子５６と各ＣＰＵ（１）〜（４）との間でデータ送受を
行うことができる。このため、デバッグ端子の数は一つ
で済み、ゆえに、デバッグ用に必要なピンの本数を削減
することができる。特に、本実施形態では、外部からＣ
ＰＵを選択する操作が不要であるため、ＣＰＵ選択端子
も不要であり、先の実施形態よりも更にピン数を削減す
ることができる。
【００２６】ここで、本実施形態では、入出力制御部２
にバスＢを導入しているが、このバス上のデータ伝送制
御方式として、ＣＳＭＡ／ＣＤ方式やトークンバス方式
を採用し入出力制御部２の伝送制御機能を実現されても
よい。
にバスＢを導入しているが、このバス上のデータ伝送制
御方式として、ＣＳＭＡ／ＣＤ方式やトークンバス方式
を採用し入出力制御部２の伝送制御機能を実現されても
よい。
【００２７】次に、本発明の更に他の実施形態を図３に
基づいて説明する。
基づいて説明する。
【００２８】この図３に示すマルチプロセッサ装置３０
も、入出力制御部３の構成に特徴を有する。その他の構
成は、最初の実施形態と同一である。
も、入出力制御部３の構成に特徴を有する。その他の構
成は、最初の実施形態と同一である。
【００２９】本実施形態において、デバッグ端子５６
は、入出力Ｉ／Ｆ３ａに接続されている。また、各デバ
ッグＩ／Ｆ（１）〜（４）は、リングＩ／Ｆ（１）〜
（４）に個別に接続されている。そして、入出力Ｉ／Ｆ
３ａ及び各リングＩ／Ｆ（１）〜（４）が環状に接続さ
れている。この環状の伝送路には図３上における反時計
回りにトークンが送受され、トークンリング方式による
データの送受が行われるようになっている。
は、入出力Ｉ／Ｆ３ａに接続されている。また、各デバ
ッグＩ／Ｆ（１）〜（４）は、リングＩ／Ｆ（１）〜
（４）に個別に接続されている。そして、入出力Ｉ／Ｆ
３ａ及び各リングＩ／Ｆ（１）〜（４）が環状に接続さ
れている。この環状の伝送路には図３上における反時計
回りにトークンが送受され、トークンリング方式による
データの送受が行われるようになっている。
【００３０】これによると、先の各実施形態と同様の効
果を奏することができる他、２番目の実施形態に含まれ
ていたバス調停手段が不要となり、マルチプロセッサチ
ップの小型化及び低価格化を実現することが可能であ
る。
果を奏することができる他、２番目の実施形態に含まれ
ていたバス調停手段が不要となり、マルチプロセッサチ
ップの小型化及び低価格化を実現することが可能であ
る。
【００３１】
【発明の効果】本発明は、以上のように構成され機能す
るので、これによると、入出力制御部が、複数のＣＰＵ
と一つのデバッグ端子との間のデータ送受を制御するの
で、マルチプロセッサチップに内蔵されるＣＰＵの数に
対し、デバッグ端子の数を削減することができる。この
ため、マルチプロセッサチップの大型化を防止し、ま
た、設計及び製造の困難性を緩和することができる、と
いう従来にない優れたデバッグ端子を有するマルチプロ
セッサ装置を提供することができる。
るので、これによると、入出力制御部が、複数のＣＰＵ
と一つのデバッグ端子との間のデータ送受を制御するの
で、マルチプロセッサチップに内蔵されるＣＰＵの数に
対し、デバッグ端子の数を削減することができる。この
ため、マルチプロセッサチップの大型化を防止し、ま
た、設計及び製造の困難性を緩和することができる、と
いう従来にない優れたデバッグ端子を有するマルチプロ
セッサ装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の構成を示すブロック図で
ある。
ある。
【図２】本発明の他の実施形態を示すブロック図であ
る。
る。
【図３】本発明の更に他の実施形態を示すブロック図で
ある。
ある。
【図４】従来例の構成を示すブロック図である。
【符号の説明】 １，２，３ 入出力制御部 １ａ ＣＰＵ選択端子 １ｂ 選択接続手段 ２ａ，３ａ 入出力Ｉ／Ｆ ２ｂ バス調停手段 １０，２０，３０ マルチプロセッサ装置 Ｂ バス
Claims (5)
- 【請求項１】 複数のＣＰＵと、これらＣＰＵのデバッ
グに必要なデータを外部から入力し又は外部に出力する
デバッグ端子と、前記各ＣＰＵに各々併設され前記デバ
ッグ端子と前記各ＣＰＵとの間における前記デバッグに
必要なデータの送受を制御するデバッグＩ／Ｆとを備え
たデバッグ端子を有するマルチプロセッサ装置におい
て、 前記デバッグ端子と前記各デバッグＩ／Ｆとの間に、前
記デバッグ端子に入力されたデータを前記複数のＣＰＵ
のうち指定されたＣＰＵに伝送すると共に前記各デバッ
グＩ／Ｆから出力されるデータを同一のデバッグ端子に
伝送する入出力制御部を備えたことを特徴とするデバッ
グ端子を有するマルチプロセッサ装置。 - 【請求項２】 前記入出力制御部は、前記複数のＣＰＵ
のうち一つのＣＰＵを指示する指示信号を外部から取込
むＣＰＵ選択端子と、このＣＰＵ選択端子に入力された
指示信号の指示する一つのＣＰＵを選択しその選択した
ＣＰＵのデバッグＩ／Ｆを前記デバッグ端子に接続する
選択接続手段とを備えていることを特徴とした請求項１
記載のデバッグ端子を有するマルチプロセッサ装置。 - 【請求項３】 前記入出力制御部は、前記デバッグ端子
と前記ＣＰＵとの間でデータを送受するためのバスを備
え、当該バス上でデータがぶつかり合わないようにする
伝送制御機能を備えたことを特徴とする請求項１記載の
デバッグ端子を有するマルチプロセッサ装置。 - 【請求項４】 前記入出力制御部は、データ送受用のバ
スと、外部から前記デバッグ端子にデータが入力された
とき当該データを所定のＣＰＵに伝送するために前記バ
スの使用許可を申し込む入出力Ｉ／Ｆと、前記各デバッ
グＩ／Ｆに各々併設され前記各ＣＰＵから各デバッグＩ
／Ｆにデータが入力されたとき当該データを前記デバッ
グ端子に伝送するために前記バスの使用許可を申し込む
複数のバスＩ／Ｆと、前記入出力Ｉ／Ｆ又はバスＩ／Ｆ
からのバスの使用許可の申し込みに対し択一的にバスの
使用許可を与えるバス調停手段とを備え、 前記バス調停手段からバスの使用許可を与えられたＩ／
Ｆが前記バスを専有しデータの出力を行うことを特徴と
した請求項１記載のデバッグ端子を有するマルチプロセ
ッサ装置。 - 【請求項５】 前記入出力制御部は、外部から前記デバ
ッグ端子に入力されたデータを一時蓄積する入出力Ｉ／
Ｆと、各デバッグＩ／Ｆに併設され前記各ＣＰＵから各
デバッグＩ／Ｆに入力されたデータを一時蓄積する複数
のリングＩ／Ｆとを備え、 前記入出力Ｉ／Ｆ及び複数のリングＩ／Ｆを環状に接続
し当該各Ｉ／Ｆ間でトークンリング方式によるデータ伝
送を行うことを特徴とした請求項１記載のデバッグ端子
を有するマルチプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10244059A JP2000076199A (ja) | 1998-08-28 | 1998-08-28 | デバッグ端子を有するマルチプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10244059A JP2000076199A (ja) | 1998-08-28 | 1998-08-28 | デバッグ端子を有するマルチプロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000076199A true JP2000076199A (ja) | 2000-03-14 |
Family
ID=17113127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10244059A Pending JP2000076199A (ja) | 1998-08-28 | 1998-08-28 | デバッグ端子を有するマルチプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000076199A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189003A (ja) * | 2006-01-12 | 2007-07-26 | Renesas Technology Corp | 半導体集積回路装置 |
| US8296602B2 (en) | 2005-06-28 | 2012-10-23 | Renesas Electronics Corporation | Processor and method of controlling execution of processes |
| EP3327573A1 (en) | 2016-11-28 | 2018-05-30 | Renesas Electronics Corporation | Multi-processor and multi-processor system |
-
1998
- 1998-08-28 JP JP10244059A patent/JP2000076199A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8296602B2 (en) | 2005-06-28 | 2012-10-23 | Renesas Electronics Corporation | Processor and method of controlling execution of processes |
| US8984334B2 (en) | 2005-06-28 | 2015-03-17 | Renesas Electronics Corporation | Processor and method of controlling execution of processes |
| US9342416B2 (en) | 2005-06-28 | 2016-05-17 | Renesas Electronics Corporation | Processor and method of controlling execution of processes |
| US10235254B2 (en) | 2005-06-28 | 2019-03-19 | Renesas Electronics Corporation | Processor and method of controlling execution of processes |
| JP2007189003A (ja) * | 2006-01-12 | 2007-07-26 | Renesas Technology Corp | 半導体集積回路装置 |
| EP3327573A1 (en) | 2016-11-28 | 2018-05-30 | Renesas Electronics Corporation | Multi-processor and multi-processor system |
| US10489271B2 (en) | 2016-11-28 | 2019-11-26 | Renesas Electronics Corporation | Multi-processor and multi-processor system for code debugging |
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030422 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040423 |