JPH10207762A - メモリおよび電子装置 - Google Patents

Abstract

(57)【要約】 【課題】 マルチプロセッサシステムにおいてパフォー
マンスとコンパクトさとをバランス良く両立させるため
のメモリと、そのようなメモリを備えてパフォーマンス
とコンパクトさとがバランス良く両立させたマルチプロ
セッサ方式の電子装置とを提供する。 【解決手段】 信号を時分割して送受信するシリアルポ
ートＡ〜Ｈを複数個備えたメモリ。具体的には、信号を
時分割して送受信するシリアルポートＡ〜Ｈを複数個備
えたマルチポートメモリコントローラと、このマルチポ
ートメモリコントローラに制御されて情報を記憶するＳ
ＲＡＭとからなる。前記メモリと、このメモリのシリア
ルポートＡ〜Ｈに個別に接続された複数のＣＰＵを含む
電子装置。シリアルポートを複数個備えたメモリを用い
るので、信号線の本数を減らし、共有メモリチップのピ
ン数を削減し、コンパクトなシステムを実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリおよび電子
装置に係り、特に、複数のプロセッサが共通のメモリに
効率良くアクセスする手段に関する。

【０００２】

【従来の技術】複数のプロセッサを用いるマルチプロセ
ッサ方式で電子装置を構成する場合、プロセッサ間の情
報伝達方式としては、図７に示すように、すべてのプロ
セッサのバスを共通化し、ＲＡＭ，ＲＯＭなどのメモリ
を共有化した共有バス方式が知られている。

【０００３】また、個々のプロセッサにそれぞれローカ
ルなメモリを用意し、さらにプロセッサ間通信用に小容
量のメモリを備えた方式も知られている。特に、プロセ
ッサ数が少ない場合は、図８に示すように、通信用のメ
モリに２つのパラレルポートを備えたデュアルポートメ
モリ(ＤＰ−ＲＡＭ)を用いる共有ＲＡＭ方式が有効であ
る。通常は、ＤＰ−ＲＡＭ自身がバスアービトレーショ
ン機構を備えているために、プロセッサが２個の場合に
限り、バスアービトレーション機構は、不要となる。

【０００４】

【発明が解決しようとする課題】共有バス方式は、すべ
てのプロセッサのバスを共有化して、信号線の数を減ら
し、基板をコンパクト化する技術である。共有バス方式
の場合には、複数のプロセッサが同時にメモリにアクセ
スすることを防ぐために、メモリアクセスを調停するバ
スアービトレーション機構が必要である。

【０００５】しかし、共有バス方式においては、一般
に、プロセッサ数が増加するにつれ、１プロセッサ当た
りのバス占有率は、低下せざるを得ない。そのため各プ
ロセッサの性能が低下し、トータルのパフォーマンスも
低下してしまうという問題がある。各プロセッサ固有の
データすなわちそのプロセッサのみに必要なデータさえ
も、共有メモリ上に置くことが、共有バス方式のパフォ
ーマンス低下の要因となっている。

【０００６】これに対し、共有ＲＡＭ方式は、各プロセ
ッサにそれぞれ専用のメモリを用意するために、パフォ
ーマンスの低下を最小限にできる。しかし、各プロセッ
サの周辺には、専用メモリをアクセスするためのバスや
信号線と、共有メモリをアクセスするためのバスや信号
線とが混在し、また、アドレスバスおよびデータバスを
２セット備えたＤＰ−ＲＡＭ自身が比較的サイズが大き
いことから、回路基板のコンパクト化という点では問題
がある。加えて、ＤＰ−ＲＡＭもポートを２つしか持っ
ていないために、３個以上のプロセッサを接続する場合
には、外付けのバスアービトレーション機構が必要とな
り、回路構成が非常に複雑になってしまう。実際問題と
して、３つ以上のポートを備えた共有メモリは、必要な
信号線やメモリチップのピン数がポート数に比例して増
加し、巨大なチップとなってしまうために、実現が困難
である。

【０００７】すなわち、従来のマルチプロセッサシステ
ムにおいては、パフォーマンスとコンパクトさとをバラ
ンス良く両立させることは、困難であった。

【０００８】本発明の目的は、マルチプロセッサシステ
ムにおいてパフォーマンスとコンパクトさとをバランス
良く両立させるためのメモリを提供することである。

【０００９】本発明の他の目的は、そのようなメモリを
備え、パフォーマンスとコンパクトさとがバランス良く
両立させたマルチプロセッサ方式の電子装置を提供する
ことである。

【００１０】

【課題を解決するための手段】本発明は、上記目的を達
成するために、信号を時分割して送受信するシリアルポ
ートを複数個備えたメモリを提案する。

【００１１】このメモリは、より具体的には、信号を時
分割して送受信するシリアルポートを複数個備えたマル
チポートメモリコントローラと、このマルチポートメモ
リコントローラに制御されて情報を記憶するＳＲＡＭと
からなる。

【００１２】本発明は、上記他の目的を達成するため
に、前記メモリと、このメモリのシリアルポートに個別
に接続された複数のプロセッサとを含む電子装置を提案
する。

【００１３】本発明では、シリアルポートを複数個備え
たメモリを採用したので、信号線の本数を減らし、共有
メモリチップのピン数を削減して、コンパクトな電子装
置を実現できる。データのシリアル転送すなわち時分割
転送により、データ転送の速度自体は、大きく低下して
しまうが、共有メモリへのトータルのアクセス速度は、
それほど低下しない。したがって、パフォーマンスとコ
ンパクトさとをバランス良く両立させることができる。

【００１４】その理由を説明する。例えば、ｎ個のプロ
セッサが、シリアルバスではなく、通常のパラレルバス
により、共有メモリに接続されているとすると、ピーク
時のバス占有率は、１／ｎに低下してしまい、単一プロ
セッサのシステムと比べて、共有メモリへのアクセスに
ｎ倍の時間がかかると考えてよい。ｎビットのデータを
１ビットのシリアルバスを通じて時分割転送する場合
は、同じクロック周期なら少なくともｎ倍以上の転送時
間がかかってしまう。しかし、共有メモリ内でのアクセ
ス時間は変わらないので、データ転送を待つ間、共有メ
モリ内のバスは空いている。この空き時間を利用して、
他のポートのプロセッサがアクセスすれば、共有メモリ
内でのバス衝突は、ほとんど生じない。その結果、シリ
アルバスによる共有メモリへのアクセス時間は、事実
上、シリアルバス上のデータ転送時間に等しいと考えて
よく、単一プロセッサがパラレルバスによりメモリに接
続されている場合と比べて、ｎ倍の時間がかかる。すな
わち、ｎ個のプロセッサのマルチポート化と、信号線を
１／ｎにする時分割転送とは、信号線の数を減らした上
でパフォーマンスをそれほど低下させない相性の良い組
合せである。

【００１５】

【発明の実施の形態】次に、図１〜図６を参照して、本
発明によるメモリを備えた電子装置の一実施例を説明す
る。

【００１６】図１は、本発明によるシリアルポートを複
数個備えたメモリと、このメモリのシリアルポートに個
別に接続された複数のプロセッサとを含む電子装置の一
実施例の構成を示すブロック図である。

【００１７】図１の実施例では、マルチポートメモリコ
ントローラＬＳＩ内部には、メモリを持たないで、ＳＲ
ＡＭを外付け接続してあり、バスアービトレーション機
構のみを有するメモリコントローラとなっている。マル
チポートメモリコントローラは、入力専用のアドレスポ
ート(１ビット)と入出力用のデータポート(１ビット)と
のシリアルポートの組を合計８ポート備えている。ＣＰ
Ｕすなわちプロセッサは、マルチポートメモリにアクセ
スするために、アドレスバッファおよびデータバッファ
を有してそれぞれシリアル信号に変換するシリアル・パ
ラレル変換装置を持っている。このシリアル・パラレル
変換装置は、通常のＲＯＭ，ＲＡＭなどのメモリと比べ
て時間のかかるマルチポートメモリへのアクセスに際
し、ＣＰＵのウェイトを調整する機能も果たす。

【００１８】図２は、図１の電子装置で用いるシリアル
転送用パケットフォーマットの一例を示す図である。マ
ルチポートメモリのサイズを８×１０２４ビット(１０
２４バイト)とすると、アドレスの指定には１０ビッ
ト，データの転送には８ビットが必要である。アドレス
ポートおよびデータポートは、通常０(ゼロ)とする。

【００１９】メモリへの書込みまたはメモリからの読み
込みの際には、アドレスポートにスタートビット(１)を
立てて、その後連続して１０ビットでアドレスを送る。
アドレスポートのスタートビットと同期して、メモリへ
の書込みの際にはデータポートを１とし、読み込みの際
にはデータポートを０として、両者を区別する。書込み
の際には、書込みビット(１)に続いて、データを８ビッ
ト送る。読み込みの際には、アドレス１０ビットを送り
終えた直後または数クロックのウェイトをはさんだ後
に、データ転送のスタートビット(１)の後に連続して、
データ８ビットを転送する。

【００２０】図３は、図１の実施例におけるバスアービ
トレーション機構の構成の一例を示すブロック図であ
る。シリアルポートＡ〜Ｈには、アドレスバスおよびデ
ータバスが接続されており、どのポートがメモリのアク
セス権を有するかは、バス権の信号(８ビット)によって
選択される。各ポートは、アドレス１０ビットのうち現
在何ビットまで受け取っているかを示すカウンタを出力
する。さらに、ポートのメモリ要求を周期的にチェック
するために、３ビットのカウンタを持っている。３ビッ
トカウンタにより選択されたポートのカウンタは、デコ
ーダを通り、どのキューが３ビットカウンタの値をロー
ドするかを選択するカウンタロード信号となる。最終段
のキュー１０の出力は、デコーダを通り、バス権の信号
となる。各キューには、各ポートのメモリアクセス要求
がロードされているか否かを示すキューステータス信号
を出力する。キューコントロールは、キューステータス
信号とカウンタの値とにより、各キューのシフト信号を
生成する。各キューは、シフト信号により前段のキュー
の出力をロードする。

【００２１】なお、３ビットカウンタにより８クロック
おきに、各ポートのメモリアクセス要求をチェックする
が、アドレス信号が１０ビットあるため、初期位相によ
ってはアドレスビット転送中に２回チェックされる可能
性がある。それを防ぐため、ポートフラグを設けてい
る。このポートフラグにより、既にキューにロードされ
たポートのカウンタ値を強制的に０とする。

【００２２】キューコントロールのアルゴリズムを以下
に示す。各キューにメモリアクセス要求がロードされて
いる場合を０とし、されていない場合を１とし、全部で
１０ビットのキューステート信号STATE(i)(1≦i≦10)と
する。このときカウンタの値をＮ(0≦i≦10)とすると、
キューｉのシフトSHIFT(i)(1≦i≦10)信号は、次の式で
示される。 １)ｉ＞Ｎの場合 SHIFT(i)＝１ ２)ｉ＝Ｎの場合 SHIFT(i)＝０(※３ビットカウンタの
値をロード) ３)ｉ＜Ｎの場合 SHIFT(i)＝STATE(i)＋STATE(i+1)＋…
…＋STATE(N−1) ただし、「＋」は論理和を示している。

【００２３】図４は、図３のバスアービトレーション機
構のポートの構成の一例を示す図である。各ポートＡ〜
Ｈは，アドレスポートおよびデータポート上のシリアル
データをパラレルデータに変換するためのアドレスバッ
ファおよびデータバッファを持ち、現在アドレスビット
の何ビット目を受け取っているかを示すアドレスビット
カウンタの値を出力する。さらにバス権信号により、ア
ドレスバッファ，データバッファを外部のアドレスバ
ス，データバスに接続する。

【００２４】図５は、バスアービトレーション機構のキ
ューの構成の一例を示す図である。各キュー１〜１０
は、メモリアクセス要求がロードされているポートを示
す３ビットと、ロードされていない場合を示す１ビット
の合計４ビットのフリップフロップを持つ。このうちロ
ードされていない場合を示す１ビットは、キューステー
ト信号として外部に出力される。前段のキューの出力お
よび３ビットカウンタの値がフリップフロップの入力と
なり、カウンタロード信号またはシフト信号により記憶
される。

【００２５】図６は、図１の実施例におけるバスアービ
トレーションの一例を示すタイムチャートである。３ビ
ットカウンタによって毎クロックごとに各ポートＡ〜Ｈ
のメモリアクセス要求がチェックされる。アクセス要求
がチェックされた場合を□で示して、チェックされなか
った場合または２度目のチェックの場合を△で示す。□
の上の数字は、各ポートのアドレスカウンタ値である。

【００２６】図１の実施例のバスアービトレーション機
構では、１クロック毎にメモリアクセスをチェックす
る。複数のポートのアクセスが同時の場合は、キューを
シフトする際に、２つのポートのアクセス要求が衝突
し、新しい要求の方が優先されるようにしてある。例え
ばポートＤとポートＧはアクセスタイミングは同時であ
るが、アクセス要求がチェックされた時点はＧのほうが
遅かったため、Ｇのほうが先にメモリアクセス権を有す
る。また、ポートＤ，Ｅ，Ｆは、１〜２クロックのウェ
イトが挿入されているが、全ポートを通してみると、最
適なバスアービトレーションとなっている。

【００２７】

【発明の効果】本発明によれば、シリアルポートを複数
個備えたメモリを採用したので、信号線の本数を減ら
し、共有メモリチップのピン数を削減して、コンパクト
な電子装置を実現できる。データのシリアル転送すなわ
ち時分割転送により、データ転送の速度自体は、大きく
低下してしまうが、共有メモリへのトータルのアクセス
速度は、それほど低下しない。したがって、パフォーマ
ンスとコンパクトさとをバランス良く両立させることが
できる。

【図面の簡単な説明】

【図１】本発明によるシリアルポートを複数個備えたメ
モリと、このメモリのシリアルポートに個別に接続され
た複数のプロセッサとを含む電子装置の一実施例の構成
を示すブロック図である。

【図２】図１の電子装置で用いるシリアル転送用パケッ
トフォーマットの一例を示す図である。

【図３】図１の実施例におけるバスアービトレーション
機構の構成の一例を示すブロック図である。

【図４】図３のバスアービトレーション機構のポートの
構成の一例を示す図である。

【図５】バスアービトレーション機構のキューの構成の
一例を示す図である。

【図６】図１の実施例におけるバスアービトレーション
の一例を示すタイムチャートである。

【図７】すべてのプロセッサのバスを共通化し、ＲＡ
Ｍ，ＲＯＭなどのメモリを共有化した従来の共有バス方
式の電子装置の構成の一例を示すブロック図である。

【図８】通信用のメモリに２つのパラレルスポートを備
えたデュアルポートメモリを用いる従来の共有ＲＡＭ方
式の電子装置の構成の一例を示すブロック図である。

【符号の説明】

１〜１０ キュー Ａ〜Ｈ シリアルポート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 信号を時分割して送受信するシリアルポ
   ートを複数個備えたメモリ。
2. 【請求項２】 請求項１に記載のメモリにおいて、 信号を時分割して送受信するシリアルポートを複数個備
   えたマルチポートメモリコントローラと、 前記マルチポートメモリコントローラに制御されて情報
   を記憶するＳＲＡＭとからなることを特徴とするメモ
   リ。
3. 【請求項３】 請求項１または２に記載のメモリと、 前記メモリの前記シリアルポートに個別に接続された複
   数のプロセッサとを含む電子装置。