DE19936080A1 - Multiprozessorsystem zum Durchführen von Speicherzugriffen auf einen gemeinsamen Speicher sowie dazugehöriges Verfahren - Google Patents
Multiprozessorsystem zum Durchführen von Speicherzugriffen auf einen gemeinsamen Speicher sowie dazugehöriges VerfahrenInfo
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Abstract
Die Erfindung betrifft ein Multiprozessorsystem zum Durchführen von Speicherzugriffen auf einen gemeinsamen Speicher (CMY) sowie ein dazugehöriges Verfahren, bei dem eine Vielzahl von logischen Prozessoreinheiten (LP1 bis LPn) über eine Vielzahl von Punkt-zu-Punkt-Verbindungen (B:CMY1 bis B:CMYn) mit dem gemeinsamen Speicher (CMY) in Verbindung stehen. Bei Realisierung des gemeinsamen Speichers durch eine Vielzahl von Speicherbänken (MB1 bis MBn) kann auf diese Weise eine Verbesserung der Speicherzugriffszeiten sowie der Systemperformance erreicht werden.
Description
Die vorliegende Erfindung bezieht sich auf ein Multiprozes
sorsystem zum Durchführen von Speicherzugriffen auf einen ge
meinsamen Speicher sowie ein dazugehöriges Verfahren und ins
besondere auf einen Koordinationsprozessor, der aus einer
Vielzahl von Prozessoren besteht und eine übergreifende sowie
koordinierende Funktion z. B. bei Verkehrslenkung und Verzo
nung in einer Telekommunikations-Vermittlungsanlage über
nimmt.
In größeren Telekommunikations-Vermittlungsstellen werden we
sentliche Aufgaben von einem sogenannten Koordinationsprozes
sor durchgeführt. Zur effektiven Bearbeitung dieser Aufgaben
ist daher der Koordinationsprozessor als Multiprozessorsystem
ausgebildet, wobei die verschiedensten Aufgaben wie z. B.
Vermittlungsaufgaben, Betriebsaufgaben, sowie Steuerung der
Eingabe/Ausgabe durch eine Vielzahl von logischen Prozes
soreinheiten abgearbeitet werden.
Die Fig. 2 zeigt eine schematische Blockdarstellung eines
derartigen Multiprozessorsystems gemäß dem Stand der Technik.
Gemäß Fig. 2 besitzt das Multiprozessorsystem eine Vielzahl
von logischen Prozessoreinheiten LP1, LP2, LP3 bis LPn, die
die eine Vielzahl von zum Teil unterschiedlichen Aufgaben
durchführen.
Das Bezugszeichen B:CMY (bus to common memory) bezeichnet ein
Bussystem, mit dem eine Verbindung zu einem gemeinsamen Spei
cher CMY (common memory) hergestellt wird. Gemäß Fig. 2 be
sitzt das Bussystem B:CMY einen parallelen Bus mit einer
Vielzahl von Anschlüssen für die verschiedenen logischen Pro
zessoreinheiten LP1, LP2, LP3 bis LPn, sowie eine Bussystem-
Steuereinheit (B:CMY-C) (bus to common memory-control). Eine
vergleichbare Bussystem-Steuereinheit (B:CMY-C) befindet sich
im gemeinsamen Speicher CMY und bildet über eine Schnittstel
le S eine Verbindung zum Bussystem B:CMY.
In einem Multiprozessorsystem, in dem mehrere datenverarbei
tende Einheiten, d. h. logische Prozessoreinheiten LP1 bis
LPn auf ein gemeinsames Medium zugreifen, wie z. B. eine ge
meinsame Speichereinheit SE, beeinflußt die Performance die
ser Zugriffe in erheblichem Maße die Gesamt-Performance des
Multiprozessorsystems. Gemäß Fig. 2 wird nämlich die Anbin
dung von mehreren logischen Prozessoreinheiten an den gemein
samen Speicher CMY über das Bussystem B:CMY durchgeführt.
Da im gemeinsamen Speicher CMY die Zugriffszeiten auf die ei
gentliche Speichereinheit SE bei Random-Zugriffen meistens
langsamer sind als die Datenrate des Bussystems B:CMY, wird
daher üblicherweise die Speichereinheit SE in mehrere Spei
cherbänke MB1, MB2, MB3 bis MBk (memory bank) unterteilt. Die
einzelnen Speicherbänke können hierbei unabhängig voneinander
sogenannte RAM-Zyklen abwickeln. Hierdurch ergibt sich eine
gewisse Optimierung der Zugriffszeiten im gemeinsamen Spei
cher CMY. Eine Speicherbank MB1 bis MBk besteht hierbei z. B.
aus einer Vielzahl von Speicherbausteinen MU (memory unit),
die über dazugehörige Banksteuereinheiten BC1, BC2, BC3 bis
BCk angesteuert bzw. ausgewählt werden. Im gemeinsamen Spei
cher CMY werden die Daten hierbei über einen Speicherbus MYB
(memory bus) übertragen.
Wenn jedoch im herkömmlichen Multiprozessorsystem gemäß Fig.
2 mehrere logische Prozessoreinheiten LP1 bis LPn zum glei
chen Zeitpunkt auf unterschiedliche Speicherbänke MB1 bis MBk
in der Speichereinheit SE des gemeinsamen Speichers CMY zu
greifen möchten, kann nur genau eine der logischen Prozes
soreinheiten vom Speicherbus MYB bzw. einer dazugehörigen
(nicht dargestellten) Arbitrierungseinheit arbitriert werden,
d. h. Freigeben des Zugriffs auf den Speicherbus MYB. Die
Speicherzugriffe bzw. Speicheranforderungen der anderen
logischen Prozessoreinheiten müssen demzufolge so lange war
ten, bis sie ebenfalls vom Speicherbus MYB bzw. von der Arbi
trierungseinheit ausgewählt werden. Auf diese Weise blockie
ren sich die Speicherzugriffe der verschiedenen logischen
Prozessoreinheiten LP1 bis LPn gegenseitig, obwohl die Spei
chereinheit SE im gemeinsamen Speicher CMY aufgrund ihrer
Bankstruktur, d. h. Aufteilung in die Speicherbänke MB1 bis
MBk, Speicherzugriffe parallel abwickeln könnte.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Multipro
zessorsystem zum Durchführen von Speicherzugriffen auf einen
gemeinsamen Speicher sowie ein dazugehöriges Verfahren zu
schaffen, bei dem auf einfache und kostengünstige Weise eine
höhere Zugriffsleistung auf den gemeinsamen Speicher ermög
licht ist.
Erfindungsgemäß wird diese Aufgabe hinsichtlich des Multipro
zessorsystems durch die Merkmale des Patentanspruchs 1 und
hinsichtlich des Verfahrens mit den Maßnahmen des Patentan
spruchs 10 gelöst.
Insbesondere durch die Verwendung einer Vielzahl von Prozes
sorschnittstellen im gemeinsamen Speicher und einer Vielzahl
von Punkt-zu-Punkt-Verbindungen zwischen den Prozessor
schnittstellen und den logischen Prozessoreinheiten erhält
man mit minimalem Hardwareaufwand eine maximale Verbesserung
der Zugriffszeiten auf die einzelnen Speicherbänke.
Vorzugsweise besitzt eine Speichersteuereinheit eine Vielzahl
von Banksteuereinheiten sowie eine Vielzahl von Speicherbus
sen, die jeweils eine Prozessorschnittstelle an die Banksteu
ereinheiten anbindet. Auf diese Weise ist jede logische Pro
zessoreinheit über einen eigenen Bus mit der Steuerlogik je
der Speicherbank verbunden, wodurch nur noch gleichzeitige
Speicherzugriffe von mehreren Prozessoreinheiten auf dieselbe
Speicherbank zu Konflikten führen.
Ferner besitzt vorzugsweise jede Banksteuereinheit eine Spei
cherbusauswahleinheit zum Auswählen eines geeigneten Spei
cherbusses. Die Punkt-zu-Punkt-Verbindungen werden vorzugs
weise durch eine serielle Schnittstelle mit hoher Übertra
gungsrate realisiert, wodurch sich die Zugriffszeiten bei
einfachem Aufbau weiter verkürzen.
Vorzugsweise ist die Speichersteuereinheit SSE als ASIC rea
lisiert, wobei eine Vielzahl von breiten Speicherbussen pro
blemlos verwirklicht werden können, während die seriellen
Punkt-zu-Punkt-Verbindungen aufgrund der geringen Anzahl von
Anschlüssen keinerlei Kontakt- oder Steckerprobleme bereiten.
In den weiteren Unteransprüchen sind vorteilhafte Ausgestal
tungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand eines Ausführungsbei
spiels unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Fig. 1 eine schematische Blockdarstellung eines Multiprozes
sorsystems gemäß der Erfindung; und
Fig. 2 eine schematische Blockdarstellung eines Multiprozes
sorsystems gemäß dem Stand der Technik.
In Fig. 1 bezeichnen gleiche Bezugszeichen gleiche oder ähn
liche Bauteile bzw. Komponenten wie in Fig. 2, weshalb auf
eine detaillierte Beschreibung nachfolgend verzichtet wird.
Das Multiprozessorsystem gemäß Fig. 1 besteht im wesentli
chen aus einer Vielzahl von logischen Prozessoreinheiten LP1,
LP2, LP3 bis LPn, welche die verschiedensten Aufgaben abar
beiten. Die logischen Prozessoreinheiten LP1 bis LPn bestehen
beispielsweise aus einem oder mehreren Mikroprozessoren,
Mikrocontrollern oder vergleichbaren Datenverarbeitungsein
heiten und sind vorzugsweise identisch oder ähnlich aufge
baut.
Ein Beispiel für ein derartiges Multiprozessorsystem stellt
ein Koordinationsprozessor in einer Telekommunikations-
Vermittlungsanlage dar, wobei die logische Prozessoreinheit
LP1 beispielsweise einen Basisprozessor für Betriebs- und
Vermittlungsaufgaben darstellt, die logische Prozessoreinheit
LP2 einen Vermittlungsprozessor nur für Vermittlungsaufgaben
darstellt und die logischen Prozessoreinheiten LP3 bis LPn
Ein-/Ausgabesteuereinheiten bzw. Prozessoren darstellen.
Gemäß Fig. 1 besitzt das Multiprozessorsystem ein Bussystem
B:CMY (bus to common memory) und einen gemeinsamen Speicher
CMY (common memory), wobei jedoch insbesondere in Vermitt
lungsanlagen aus Redundanzgründen oftmals ein Parallelbetrieb
verwendet wird, bei dem zumindest ein zweiter (nicht darge
stellter) gemeinsamer Speicher sowie ein zweites (nicht dar
gestelltes) Bussystem vorhanden sind.
Der gemeinsame Speicher CMY besteht aus einer Speichersteuer
einheit SSE und der eigentlichen Speichereinheit SE. Die
Speichereinheit SE besteht in ähnlicher Weise wie beim Stand
der Technik aus einer Vielzahl von Speicherbänken MB1, MB2,
MB3 bis MBn, wobei jede Speicherbank vorzugsweise aus einem
oder mehreren SIMMs (single inline memory moduls) besteht,
die üblicherweise eine Vielzahl von DRAM- oder SDRAM-
Bausteinen aufweisen. Üblicherweise existieren daher eine
Vielzahl von SIMMs, die zum Anlegen der entsprechenden Signa
le an die richtige Speicheradresse entsprechend ausgewählt
werden müssen. Diese Auswahl erfolgt durch die Banksteuerein
heiten BC1, BC2, BC3 bis BCn. Insoweit ist der Aufbau des er
findungsgemäßen Multiprozessorsystems ähnlich zum Aufbau des
herkömmlichen Multiprozessorsystems gemäß Fig. 2.
Ein wesentlicher Unterschied des erfindungsgemäßen Multipro
zessorsystems gemäß Fig. 1 liegt jedoch in der Art des Bus
systems B:CMY und in der Realisierung der Speichersteuerein
heit SSE, wie nachfolgend im einzelnen erläutert wird.
Im Gegensatz zum herkömmlichen Bussystem, bei dem der Spei
cherzugriff im wesentlichen über die gemeinsame Schnittstelle
S erfolgt, besitzt das erfindungsgemäße Bussystem B:CMY eine
Vielzahl von Punkt-zu-Punkt-Verbindungen B:CMY1, B:CMY2,
B:CMY3 bis B:CMYn, die unmittelbar mit dem gemeinsamen Spei
cher CMY in Verbindung stehen. Diese Punkt-zu-Punkt-
Verbindungen B:CMY1 bis B:CMYn können beispielsweise zusätz
lich zum herkömmlichen Bussystem B:CMY vorhanden sein, oder
als alleinige Schnittstelle für den gemeinsamen Speicher CMY
dienen.
Zur Anbindung der Vielzahl von logischen Prozessoreinheiten
LP1 bis LPn besitzt der gemeinsame Speicher CMY eine entspre
chende Vielzahl von Prozessorschnittstellen PI1, PI2, PI3 bis
PIn. Vorzugsweise sind die Prozessorschnittstellen PI1 bis
PIn für eine serielle Punkt-zu-Punkt-Verbindung mit hoher
Übertragungsgeschwindigkeit ausgelegt, wodurch die logischen
Prozessoreinheiten LP1 bis LPn an den gemeinsamen Speicher
CMY angeschaltet werden. Aufgrund der Verwendung von seriel
len Punkt-zu-Punkt-Verbindungen besitzt der gemeinsame Spei
cher CMY bzw. die Speichersteuereinheit SSE eine relativ ge
ringe Anzahl von Anschlüssen, wodurch Fehlerquellen aufgrund
von schlechten Kontakten oder Steckerverbindungen verringert
werden. Grundsätzlich ist jedoch für die Punkt-zu-Punkt-
Verbindung auch eine parallele Schnittstelle denkbar.
Gemäß Fig. 1 besitzt jede Prozessorschnittstelle PI1 bis PIn
einen dazugehörigen Speicherbus PIB1, PIB2, PIB3 bis PIBn,
der eine jeweilige Prozessorschnittstelle mit allen zur Ver
fügung stehenden Banksteuereinheiten BC1 bis BCn verbindet.
Genauer gesagt besitzt die Prozessorschnittstelle PI1 und da
mit die logische Prozessoreinheit LP1 den Speicherbus PIB1,
der mit den Banksteuereinheiten BC1, BC2, BC3 bis BCn über
entsprechende Speicherbus-Auswahleinheiten MUX1, MUX2, MUX3
bis MUXn in Verbindung steht. Vorzugsweise werden die Spei
cherbusse PIB1 bis PIBn als breite parallele Busse in einem
ASIC (application specific integrated circuit) realisiert.
Sie sind jedoch nicht darauf beschränkt und können auch als
serielle Busse mit hoher Übertragungsgeschwindigkeit reali
siert werden.
Da gemäß Fig. 1 jede logische Prozessoreinheit LP1 bis LPn
über einen eigenen Speicherbus PIB1 bis PIBn mit der jeweili
gen Speicherbus-Auswahleinheit MUX1 bis MUXn und damit mit
jeder Speicherbank MB1 bis MBn verbunden ist, kann jede logi
sche Prozessoreinheit LP1 bis LPn gleichzeitig auf einen Teil
(Speicherbank MB1 bis MBn) des gemeinsamen Speichers CMY zu
greifen, wodurch der "Flaschenhals" gemeinsames Bussystem um
gangen wird und man eine maximale Systemperformance für das
Multiprozessorsystem erhält. Lediglich bei gleichzeitigen Zu
griffen von mehreren logischen Prozessoreinheiten auf diesel
be Speicherbank kommt es zu Konflikten bei der Arbitrierung
und somit zu Verzögerungen beim Speicherzugriff. In allen an
deren Fällen erhält man jedoch bei relativ einfachem Hardwa
reaufbau eine wesentliche Verbesserung der Zugriffszeiten,
wodurch sich die Systemperformance des gesamten Mikroprozses
sorsystems stark verbessert.
Insbesondere bei Verwendung von ASIC-Technologien für die
Speichersteuereinheit SSE können die Speicherbusse PIB1 bis
PIBn als breite parallele Busse über einen großen Teil der
zur Verfügung stehenden Cipfläche ausgebildet werden, wodurch
sich der Aufbau weiter vereinfacht und die Kosten gesenkt
werden können.
Da erfindungsgemäß jede logische Prozessoreinheit LP1 bis LPn
zum gleichen Zeitpunkt nur einen Zyklus abwickeln kann, gibt
es nun weder auf der Punkt-zu-Punkt-Verbindung B:CMY1 bis
B:CMYn zwischen den jeweiligen logischen Prozessoreinheiten
LP1 bis LPn und der Speichersteuereinheit SSE noch auf dem
Verbindungsbus bestehend aus den Speicherbussen PIB1 bis PIBn
zwischen der Prozessorschnittstelle PI1 bis PIn und den Spei
cherbus-Auswahleinheiten MUX1 bis MUXn Zugriffskonflikte.
Die Arbitrierung der Speicherzugriffe erfolgt hierbei durch
eine nicht dargestellte Arbitrierungseinheit getrennt für je
de Speicherbank MB1 bis MBn in ihrer zugehörigen Banksteuer
einheit BC1 bis BCn. Die Bank-Steuereinheit BC1 bis BCn
schaltet hierzu einen als Speicherbus-Auswahleinheit dienen
den Multiplexer auf den jeweiligen Speicherbus der Prozessor
schnittstelle um, mit dem gerade ein Zyklus abgewickelt wer
den soll.
Das erfindungsgemäße Multiprozessorsystem wurde vorstehend
anhand eines Koordinationsprozessors für eine Telekommunika
tions-Vermittlungsanlage beschrieben. Es ist jedoch nicht
darauf beschränkt und betrifft vielmehr alle Arten von Multi
prozessorsystemen, bei denen eine Vielzahl von Prozessoren
auf ein gemeinsames Medium zugreifen. Vorzugsweise sind die
logischen Prozessoreinheiten identisch oder ähnlich aufge
baut. Sie können jedoch auch vollständig verschieden zueinan
der sein und aus zwei oder mehreren Prozessortypen bestehen.
Im vorstehend beschriebenen Multiprozessorsystem ist die
Speichersteuereinheit des gemeinsamen Speichers vorzugsweise
als ASIC realisiert, wodurch sich schnellere Schnittstellen
bzw. Bussysteme realisieren lassen. Die Speichersteuereinheit
kann jedoch auch durch eine Vielzahl von diskreten Leiter
platten realisiert werden, die über separate Leitungen mit
einander in Verbindung stehen.
Claims (12)
1. Multiprozessorsystem zum Durchführen von Speicherzugrif
fen auf einen gemeinsamen Speicher mit
einer Vielzahl von logischen Prozessoreinheiten (LP1 bis LPn), und
einem Bussystem (B:CMY) zum Anbinden der Vielzahl von logi schen Prozessoreinheiten (LP1 bis LPn) an den gemeinsamen Speicher (CMY), wobei
der gemeinsame Speicher (CMY) eine Speichereinheit (SE) mit einer Vielzahl von Speicherbänken (MB1 bis MBn) und eine Speichersteuereinheit (SSE) zum Ansteuern der Speicherbänke (MB1 bis MBn) aufweist,
dadurch gekennzeichnet, daß
der gemeinsame Speicher (CMY) eine Vielzahl von Prozessor schnittstellen (PI1 bis PIn), und
das Bussystem (B:CMY) eine Vielzahl von Punkt-zu-Punkt- Verbindungen (B:CMY1 bis B:CMYn) zwischen der Vielzahl von logischen Prozessoreinheiten (LP1 bis LPn) und der Vielzahl von Prozessorschnittstellen (PI1 bis PIn) aufweist.
einer Vielzahl von logischen Prozessoreinheiten (LP1 bis LPn), und
einem Bussystem (B:CMY) zum Anbinden der Vielzahl von logi schen Prozessoreinheiten (LP1 bis LPn) an den gemeinsamen Speicher (CMY), wobei
der gemeinsame Speicher (CMY) eine Speichereinheit (SE) mit einer Vielzahl von Speicherbänken (MB1 bis MBn) und eine Speichersteuereinheit (SSE) zum Ansteuern der Speicherbänke (MB1 bis MBn) aufweist,
dadurch gekennzeichnet, daß
der gemeinsame Speicher (CMY) eine Vielzahl von Prozessor schnittstellen (PI1 bis PIn), und
das Bussystem (B:CMY) eine Vielzahl von Punkt-zu-Punkt- Verbindungen (B:CMY1 bis B:CMYn) zwischen der Vielzahl von logischen Prozessoreinheiten (LP1 bis LPn) und der Vielzahl von Prozessorschnittstellen (PI1 bis PIn) aufweist.
2. Multiprozessorsystem nach Patentanspruch 1,
dadurch gekennzeichnet, daß die Spei
chersteuereinheit (SSE) eine Vielzahl von Banksteuereinheiten
(BC1 bis BCn) und eine Vielzahl von Speicherbussen (PIB1 bis
PIBn) aufweist, die jeweils eine Prozessorschnittstelle (PI1
bis PIn) an die Vielzahl von Banksteuereinheiten (BC1 bis
BCn) anbindet.
3. Multiprozessorsystem nach Patentanspruch 2,
dadurch gekennzeichnet, daß jede Bank
steuereinheit (BC1 bis BCn) eine Speicherbusauswahleinheit
(MUX1 bis MUXn) zum Auswählen eines aus der Vielzahl von
Speicherbussen (PIB1 bis PIBn) aufweist.
4. Multiprozessorsystem nach einem der Patentansprüche 1
bis 3,
dadurch gekennzeichnet, daß die Viel
zahl von Punkt-zu-Punkt-Verbindungen (B:CMY1 bis B:CMYn) se
rielle Schnittstellen mit hoher Übertragungsrate darstellen.
5. Multiprozessorsystem nach einem der Patentansprüche 1
bis 4, gekennzeichnet durch eine Arbi
trierungseinheit zum Zuweisen der Zugriffsrechte auf den
Speicherbussen (PIB1 bis PIBn) und zum Steuern der Vielzahl
von Banksteuereinheiten (BC1 bis BCn).
6. Multiprozessorsystem nach einem der Patentansprüche 1
bis 5,
dadurch gekennzeichnet, daß die Spei
chersteuereinheit (SSE) als ASIC realisiert ist.
7. Multiprozessorsystem nach einem der Patentansprüche 1
bis 6,
dadurch gekennzeichnet, daß die Spei
cherbänke (MB1 bis MBn) zumindest einen SIMM mit jeweils ei
ner Vielzahl von DRAMs oder SDRAMs (MU) aufweisen.
8. Multiprozessorsystem nach einem der Patentansprüche 1
bis 7,
dadurch gekennzeichnet, daß es einen
Koordinationsprozessor in einer digitalen Telekommunikations-
Vermittlungsanlage darstellt.
9. Multiprozessorsystem nach Patentanspruch 8,
dadurch gekennzeichnet, daß die logi
schen Prozessoreinheiten (LP1 bis LPn) Vermittlungsprozesso
ren aufweisen.
10. Verfahren zum Durchführen von Speicherzugriffen auf ei
nen gemeinsamen Speicher in einem Multiprozessorsystem mit
einer Vielzahl von logischen Prozessoreinheiten (LP1 bis
LPn), und einem Bussystem (B:CMY) zum Anbinden der Vielzahl
von logischen Prozessoreinheiten (LP1 bis LPn) an den gemein
samen Speicher (CMY), wobei
der gemeinsame Speicher (CMY) eine Speichereinheit (SE) mit
einer Vielzahl von Speicherbänken (MB1 bis MBn) und eine
Speichersteuereinheit (SSE) zum Ansteuern der Speicherbänke
MB1 bis MBn) aufweist,
gekennzeichnet durch die Schritte
- a) Aufbauen einer Punkt-zu-Punkt-Verbindung zwischen einer der Vielzahl von logischen Prozessoreinheiten (LP1 bis LPn) und einer dazugehörigen Prozessorschnittstelle (PI1 bis PIn) in dem gemeinsamen Speicher (CMY);
- b) Aufbauen einer Punkt-zu-Mehrpunkt-Verbindung zwischen der dazugehörigen Prozessorschnittstelle (PI1 bis PIn) und einer Vielzahl von Banksteuereinheiten (BC1 bis BCn);
- c) Durchschalten einer der Vielzahl von Banksteuereinheiten (BC1 bis BCn) zu einer dazugehörigen Speicherbank (MB1 bis MBn); und
- d) Zugreifen auf die dazugehörige Speicherbank (MB1 bis MBn).
11. Verfahren nach Patentanspruch 10,
dadurch gekennzeichnet, daß in Schritt
a) eine serielle Punkt-zu-Punkt-Verbindung mit hoher Übertra
gungsrate aufgebaut wird.
12. Verfahren nach Patentanspruch 10 oder 11,
dadurch gekennzeichnet, daß in Schritt
c) zunächst ein Auswählen einer der Vielzahl von Banksteuer
einheiten (BC1 bis BCn) durchgeführt wird.
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