DE4406094A1 - Verfahren und Vorrichtung zum Echtzeitbetrieb eines Prozessors - Google Patents

Verfahren und Vorrichtung zum Echtzeitbetrieb eines Prozessors

Info

Publication number
DE4406094A1
DE4406094A1 DE4406094A DE4406094A DE4406094A1 DE 4406094 A1 DE4406094 A1 DE 4406094A1 DE 4406094 A DE4406094 A DE 4406094A DE 4406094 A DE4406094 A DE 4406094A DE 4406094 A1 DE4406094 A1 DE 4406094A1
Authority
DE
Germany
Prior art keywords
interrupt
processor
nmi
real
hardware
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE4406094A
Other languages
English (en)
Other versions
DE4406094C2 (de
Inventor
Heinrich Munz
Josef Leibinger
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
KUKA Deutschland GmbH
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to DE4406094A priority Critical patent/DE4406094C2/de
Priority to US08/393,399 priority patent/US5708818A/en
Publication of DE4406094A1 publication Critical patent/DE4406094A1/de
Application granted granted Critical
Publication of DE4406094C2 publication Critical patent/DE4406094C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Debugging And Monitoring (AREA)

Description

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Echtzeit-Betrieb eines Prozessors nach dem Oberbegriff des Patentanspruchs 1.
In dem Zeitschriftenartikel Schramm, Dr. Mathias; Siering, Peter: Blitz ohne Donner, Hardware-Interrupts unter Windows, c′t 1994, Heft 2, Seite 188-191, ist angegeben, daß es unter dem Betriebssystem Windows praktisch keinen Echtzeit-Betrieb im Sinne der DIN-Definition gibt.
Im Sinne dieser DIN-Definition bezeichnet man damit die Reaktionen eines Computer-Systems auf externe Unterbrechungen (Interrupts) innerhalb einer vorgegebenen (kurzen) Zeit. Ein wichtiger Begriff, der die Leistungs­ fähigkeit eines Systems charakterisiert, ist die Interrupt- Latenzzeit. Diese typische Systemkonstante beschreibt die maximale Zeit, die zwischen externen Anforderung (Interrupt-Request) und Reaktion des Steuerungsprogrammes vergehen kann. Sie liegt in der Meßtechnik je nach spezieller Anforderung im Bereich von einigen Mikro- bis zu einigen Millisekunden.
Setzt eine externe Hardware eine Interrupt-Leitung des 8259 A-Programmable-Interrupt-Controllers auf lo­ gisch "high", so sendet dieser die zugeordnete Vektor­ nummer (0 bis 255) an den Prozessor, der seinerseits den Aufruf der jeweiligen Behandlungsroutine initiiert. Unter MSDOS dauert dieser Vorgang 12 bis 15 Mikrosekunden; unter Windows jedoch gelangt die Interrupt-Routine nicht direkt zum Ablauf. Teile des virtuellen Interrupt-Cont­ roller-Treibers (VPICD) werden zur Initialisierung aufgerufen, was die Interrupt-Latenzzeit typischerweise auf circa 50 Mikrosekunden erhöht. Das Eintreffen höher priorisierter Interrupts zum Beispiel von einem Timer oder Netzwerk kann den Ablauf der Initialisierung unterbrechen, so daß bei Systemen mit hoher Belastung diese Zeiten massiv überschritten werden können.
Es war bisher also nicht möglich, unter dem Betriebs­ system Windows eine konstante Interrupt-Latenzzeit zu definieren, weil das System unterschiedlich schnell auf unterschiedliche Interrupt-Anforderungen reagierte.
Es ist bisher so, daß die externen Hardware-Interrupt- Quellen durch einen Software-Befehl maskiert werden können, was bedeutet, daß diese Interrupt-Quellen nicht bearbeitet werden, wenn dies von der Software verlangt wird. Dies führt software-bedingt zu einer nicht vorher­ sagbaren Interrupt-Latenzzeit, was bisher einen Echtzeit- Betrieb unter dem Betriebssystem Windows verhinderte.
Dieser Nachteil gilt im übrigen auch für alle anderen nicht-echtzeitfähigen Betriebssysteme, wie z. B. DOS, UNIX, Windows-NT, und andere, wie z. B. MacIntosh.
Aufgabe der vorliegenden Erfindung ist es deshalb, ein Verfahren und eine zur Ausführung des Verfahrens geeignete Vorrichtung vorzuschlagen, mit dem es gelingt, eine maximale Interrupt-Latenzzeit zu garantieren.
Die Lösung der gestellten Aufgabe erfolgt durch die technische Lehre nach dem Gegenstand des Anspruchs 1 und die zur Ausführung des Verfahrens notwendige Vorrichtung.
Die Grundidee besteht darin, einem PC, welcher unter einem "normalen", nicht echtzeitfähigen, Betriebssystem (BS) läuft, (in diesem Falle MS-Windows 3.1), garantierte Echtzeitfähigkeit (im Mikro-Sekunden-Bereich) zu verleihen, um damit Maschinensteuerungen sozusagen im Hintergrund von Windows ablaufen zu lassen.
Damit ist nun erstmals sichergestellt, daß man die Reaktion eines Systems auf einen Hardware-Interrupt genau vorhersagen kann, so daß ein derartiges System nun erfindungsgemäß im Sinne DIN-Definition echtzeit­ fähig ist.
Die Interrupt-Latenzzeit kann sich zwar je nach Prozes­ sor-System und dem verwendeten Betriebssystem ändern, sie wird aber für einen bestimmten Prozessor, der unter einem bestimmten Betriebssystem läuft, stets vorhersagbar sein.
Erfindungsgemäß wird dabei der sogenannte NMI (non­ maskable Interrupt) verwendet, um zur Lösung der gestell­ ten Aufgabe zu kommen.
Der NMI wird also verwendet, um unmittelbar und vorher­ sehbar auf den Prozessor zugreifen zu können.
Das Betriebssystem kann nämlich die normalen Hardware- Interrupt-Quellen einer 80 × 86 CPU unbekannt lange sperren, insbesondere beim Durchlaufen des BIOS. Erfindungsgemäß ist aber der NMI einer 80 × 86 CPU auf dem PC-Bus über das Signal IOCHCK (Input-Output-Channel-Check) zugänglich.
Das heißt, erfindungsgemäß wird als Interrupt-Quelle für Echtzeitanforderungen der sogenannte NMI verwendet, der bei einer AT-Busbelegung auch mit dem Input-Output- Channel-Check (IOCHCK) bezeichnet wird.
Das Signal ist jedoch nicht nur auf dem AT-Bus oder ISA-Bus vorhanden, sondern auch auf den älteren PC-Bus- Systemen.
Erfindungsgemäß wird also dieses Signal verwendet, um einen Echtzeitbetrieb der CPU durchführen zu können.
Die Erfindung ist jedoch nicht auf die beschriebenen Bus-Systeme beschränkt, sondern kann für beliebige Bus-Systeme verwendet werden, wie z. B. auch den VESA- Bus oder den Local-Bus.
Selbst wenn man einen geschlossenen Rechner ohne externes Bus-System hat, kann man dieses Signal verwenden, um eine Echtzeitfähigkeit des Prozessors herbeizuführen.
Mit der vorliegenden Erfindung ist es nun also zum ersten Mal möglich, die sogenannten PC-Prozessoren für Steuerungsanwendungen zu verwenden, was bisher einer eigenen Rechnerfamilie, z. B. des Typs 68000, vorbehalten war.
Man hat bisher nicht die Möglichkeit in Betracht gezogen, andere Hardware-Interrupt-Quellen zur Unterbrechung des Prozessors zu verwenden, als die bisher bekannten Quellen, und erst die Erfindung sieht vor, daß man eigentlich eine nicht als Hardware-Interrupt-Quelle verwendbare Signalleitung, die eigentlich nur für interne Zwecke verwendet wird, als Hardware-Interrupt-Quelle verwendet.
Eine Vorrichtung zur Ausführung des erfindungsgemäßen Verfahrens sieht vor, daß man an die Signalleitung des NMI (IOCHCK) direkt eine Hardware-Unterbrechungsquelle anschließt. Eine derartige Hardware-Unterbrechungs­ quelle kann z. B. eine beliebige Steckkarte sein, über welche eine Echtzeit-Datenverarbeitung gesteuert wird.
In einer Weiterbildung der erfindungsgemäßen Vorrichtung ist es vorgesehen, daß die Hardware-Interrupt-Quellen über einen sogenannten programmierbaren Verteiler so gesteuert werden, daß in Abhängigkeit von der Programmie­ rung des Verteilers entweder die normalen, externen Hardware-Interrupt-Quellen Zugriff auf den Prozessor erhalten oder wahlweise - in Abhängigkeit vom Programm - das neuartige NMI-Signal aktiviert wird und unmittelbar auf den Prozessor zugreift.
Ein derartiger programmierbarer Verteiler wählt also aus einer Anzahl von externen Hardware-Interrupt-Quellen diejenigen heraus, die Zugriff auf den Prozessor erhalten sollen.
Die erfindungsgemäße NMI wird dann aus einem oder mehreren dieser Hardware-Interrupt-Quellen gebildet, indem er quasi direkt galvanisch mit einer oder mehreren dieser Hardware-Interrupt-Quellen verbunden wird.
Statt der galvanischen Verbindung ist bevorzugt eine soft­ waremassige Umschaltung von Hardware-Interrupt-Quellen über ein logisches Netzwerk auf diesen NMI vorgesehen.
Es kann hierbei vorgesehen sein, den programmierbaren Verteiler auch mit einer bestimmten Speicherfähigkeit zu versehen, um die eingehenden Hardware-Interrupt-Signale auf einen bestimmten logischen Pegel für eine gewisse Zeit zu halten und abzuspeichern.
Demgemäß liegen die auf dem Bus zur Verfügung stehenden Interrupt-Leitungen sowohl am Interrupt-Controller des Motherboards, als auch an einem IRQ-Router (Interrupt- Quellen-Router) an. Dieser ist in Form einer Zusatzkarte realisiert. Per Software kann bestimmt werden, ob und welche der auf dem Bus anstehenden Interrupts in einem NMI (Non-Maskable-Interrupt) "umgeroutet" werden sollen. Der vom IRQ-Router generierte NMI gelangt über das ebenfalls auf dem Bus vorhandene Signal IOCHCK zum 80 × 86- Prozessor.
Der Erfindungsgegenstand der vorliegenden Erfindung ergibt sich nicht nur aus dem Gegenstand der einzelnen Patentan­ sprüche, sondern auch aus der Kombination der einzelnen Patentansprüche untereinander. Alle in den Unterlagen, einschließlich der Zusammenfassung, offenbarten Angaben und Merkmale, insbesondere die in den Zeichnungen darge­ stellte räumliche Ausbildung werden als erfindungswesent­ lich beansprucht, soweit sie einzeln oder in Kombination gegenüber dem Stand der Technik neu sind.
Im folgenden wird die Erfindung anhand von lediglich einen Ausführungsweg darstellenden Zeichnungen näher erläutert. Hierbei gehen aus den Zeichnungen und ihrer Beschreibung weitere erfindungswesentliche Merkmale und Vorteile der Erfindung hervor.
In der Abbildung ist schematisiert ein Blockschaltbild eines sogenannten IRQ-Routers (Interrupt-Quellen-Vertei­ lers) gezeigt.
Dabei ist in der unteren Hälfte der Zeichnung (unterhalb der gestrichelten Linie) die normalerweise in einem Prozessorsystem schon vorhandene Interrupt-Hardware gezeigt, und in der oberen Hälfte die erfindungsgemäße zusätzliche Hardware in Form des IRQ-Routers.
In einem PC-Bus 2 werden eine Anzahl von externen Hardware- Interrupt-Quellen IRQ . . . (vergleiche in der Abbildung links) geführt.
Diese Hardware-Interrupt-Quellen 1 werden zu einem Teil über einen ersten Unterbrecher-Controller 3 einem zweiten Unterbrecher-Controller 4 zugeführt oder sie werden wahlweise dem zweiten Unterbrechungs-Controller zugeführt.
Der zweite Unterbrechungs-Controller 4 erzeugt ein Signal, welches über das sogenannte maskierbare Interrupt- Pin 6 dem Prozessor 7 zugeführt wird. Auf diese Weise kann ein Interrupt am Prozessor 7 erzeugt werden, welcher allerdings durch einen Software-Befehl abgeschaltet werden kann.
Erfindungsgemäß ist nun in einer ersten nicht näher dargestellten Schaltung vorgesehen, daß eine externe Hardware-Interrupt-Quelle unmittelbar mit der Leitung 10 verbunden ist, welche Leitung mit dem sogenannten NMI gekoppelt ist. Diese Signalleitung führt eine unmittel­ bare Unterbrechung am Prozessor herbei, unabhängig von einem anliegenden Software-Befehl.
In einer Weiterbildung einer Vorrichtung nach der Erfindung ist gemäß der Abbildung vorgesehen, daß die Hardware- Interrupt-Quellen aus dem PC-Bus 2 herausgeführt werden und einem sogenannten IRQ-Router (Verteiler 8) zugeführt werden.
Dieser Verteiler 8 ist programmierbar und entscheidet, welche Hardware-Interrupt-Quelle sich auf die Leitung 10 mit dem nicht-maskierbaren Interrupt 9 aufschalten darf.
Sobald auf dieser Leitung 10 ein Signal erscheint, wird der Prozessor unbedingt unterbrochen, unabhängig davon, ob per Software ein Interrupt gesperrt ist oder nicht.
Das bedeutet, entsprechend einem Signal auf der Leitung 10 ist also der Prozessor 7 echtzeitfähig, weil er zu beliebigen Zeitpunkten ein Interrupt durchführen kann.
Bezugszeichenliste
1 Hardware-Interrupt-Quellen (extern)
2 PC-Bus
3 Unterbrechungskontroller
4 Unterbrechungskontroller
5 Hardware-Interrupt-Quelle (intern)
6 maskierbarer Interrupt-Pin
7 Prozessor
8 Verteiler
9 nicht-maskierbarer Interrupt
10 Leitung

Claims (8)

1. Verfahren zum Echtzeitbetrieb eines Prozessors unter einem nicht-echtzeitfähigen Betriebssystem, dadurch gekennzeichnet, daß die bestehenden, externen Hardware-Interrupt-Quellen (1) unter Umgehung der bestehenden Interrupt-Hard- und Software (3, 4, 5) direkten Zugriff auf den nicht-maskier­ baren Interrupt (NMI) (9) des Prozessors (7) erhalten.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Zugriff auf den NMI (9) des Prozessors (7) über die IOCHCK-Signalleitung (10) des PC-Bus erfolgt.
3. Vorrichtung zur Ausübung des Verfahrens nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß ein Verteiler (8) vorgesehen ist, der aus den externen Hardware-Interrupt- Quellen (1) eine oder mehrere auswählt, welche Zugriff auf den NMI (9) erhalten sollen.
4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der Verteiler (8) programmierbar ist und daß per Software und/oder Hard­ ware bestimmt wird, ob und welche der auf den Bus anste­ henden Hardware-Interrupts (1) den NMI (9) bilden.
5. Vorrichtung nach einem der Ansprüche 3 und 4, dadurch gekennzeichnet, daß der Verteiler eine Speicherwirkung aufweist, um wahlweise die Ein- und/oder Ausgangssignale für eine gewisse Zeit zwischenzuspeichern.
6. Vorrichtung nach einem der Ansprüche 3-5, dadurch gekennzeichnet, daß unter Umgehung des Verteilers (8) direkt ein oder mehrere Hardware-Interrupt-Quellen mit dem NMI (9) verbunden werden können.
7. Vorrichtung nach einem der Ansprüche 3-6, dadurch gekennzeichnet, daß der Verteiler (8) direkt auf dem Motherboard integriert ist.
8. Vorrichtung nach einem der Ansprüche 3-6, dadurch gekennzeichnet, daß sich der Verteiler (8) auf einer Steckkarte, einem Aufsteck­ modul oder einem Ansteckmodul zum Anstecken an Schnitt­ stellen befindet.
DE4406094A 1994-02-25 1994-02-25 Vorrichtung zum Betrieb einer Steuerungsanwendung Expired - Lifetime DE4406094C2 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE4406094A DE4406094C2 (de) 1994-02-25 1994-02-25 Vorrichtung zum Betrieb einer Steuerungsanwendung
US08/393,399 US5708818A (en) 1994-02-25 1995-02-23 Method and apparatus for real-time operation of a processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE4406094A DE4406094C2 (de) 1994-02-25 1994-02-25 Vorrichtung zum Betrieb einer Steuerungsanwendung

Publications (2)

Publication Number Publication Date
DE4406094A1 true DE4406094A1 (de) 1995-08-31
DE4406094C2 DE4406094C2 (de) 2000-04-13

Family

ID=6511165

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4406094A Expired - Lifetime DE4406094C2 (de) 1994-02-25 1994-02-25 Vorrichtung zum Betrieb einer Steuerungsanwendung

Country Status (2)

Country Link
US (1) US5708818A (de)
DE (1) DE4406094C2 (de)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE29620374U1 (de) * 1996-11-22 1998-04-02 Beckhoff Hans Interruptsystem zum Implementieren eines echtzeitfähigen Steuerprogramms in einem nicht-echtzeitfähigen Betriebsprogramm
EP0977101A1 (de) * 1998-07-30 2000-02-02 KUKA Schweissanlagen GmbH Flexibles Fertigungssystem und Steuerungsverfahren
DE19648422C2 (de) * 1996-11-22 2000-03-30 Hans Beckhoff Verfahren und Vorrichtung zum Implementieren eines echtzeitfähigen Steuerprogramms in einem nicht-echtzeitfähigen Betriebsprogramm
US7069478B1 (en) 1998-07-30 2006-06-27 Robert Bosch Gmbh Safety device for a stored-program control
US8719836B2 (en) 2003-10-16 2014-05-06 Kuka Laboratories Gmbh Method and device for operating a secondary operating system auxiliary to a primary operating system

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5851326A (en) * 1995-10-25 1998-12-22 Hexcel Corpation Method for making ceramic honeycomb
US6735655B1 (en) * 1999-09-29 2004-05-11 Emc Corporation Interrupt request controller
US7222347B2 (en) * 2001-03-29 2007-05-22 Intel Corporation Method and apparatus for processing real-time events associated with a wireless communication protocol
US20030229794A1 (en) * 2002-06-07 2003-12-11 Sutton James A. System and method for protection against untrusted system management code by redirecting a system management interrupt and creating a virtual machine container
DE10242667B4 (de) 2002-09-13 2004-07-29 Phoenix Contact Gmbh & Co. Kg Echtzeitfähiges Steuerungssystem mit einer SPS-Applikation unter einem nicht echtzeitfähigen Betriebssystem
US8255602B2 (en) * 2008-09-09 2012-08-28 Texas Instruments Incorporated Effective mixing real-time software with a non-real-time operating system
US8972642B2 (en) 2011-10-04 2015-03-03 Qualcomm Incorporated Low latency two-level interrupt controller interface to multi-threaded processor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3335549A1 (de) * 1983-09-29 1985-04-18 Siemens AG, 1000 Berlin und 8000 München Ueberwachungseinrichtung fuer eine datenverarbeitungsanlage
DE3726659A1 (de) * 1987-05-08 1989-02-23 Telefonbau & Normalzeit Gmbh Schaltungsanordnung zur erweiterung der anschlussmoeglichkeiten fuer mit einer zentralen steuereinrichtung zusammenarbeitende periphere einheiten

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE134779T1 (de) * 1987-06-12 1996-03-15 Bmc Software Inc Supervisorverfahren für ein rechnerbetriebssystem
KR940001878B1 (ko) * 1990-03-08 1994-03-10 가부시끼가이샤 히다찌세이사꾸쇼 멀티 프로세서시스템 및 인터럽션 제어장치
US5355490A (en) * 1991-06-14 1994-10-11 Toshiba America Information Systems, Inc. System and method for saving the state for advanced microprocessor operating modes
JP3176093B2 (ja) * 1991-09-05 2001-06-11 日本電気株式会社 マイクロプロセッサの割込み制御装置
JPH0713772A (ja) * 1993-06-29 1995-01-17 Mitsubishi Electric Corp データ処理装置
WO1995010806A1 (fr) * 1993-10-12 1995-04-20 Sony Corporation Dispositif et procede pour le controle d'interruptions
US5555413A (en) * 1995-02-17 1996-09-10 International Business Machines Corporation Computer system and method with integrated level and edge interrupt requests at the same interrupt priority

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3335549A1 (de) * 1983-09-29 1985-04-18 Siemens AG, 1000 Berlin und 8000 München Ueberwachungseinrichtung fuer eine datenverarbeitungsanlage
DE3726659A1 (de) * 1987-05-08 1989-02-23 Telefonbau & Normalzeit Gmbh Schaltungsanordnung zur erweiterung der anschlussmoeglichkeiten fuer mit einer zentralen steuereinrichtung zusammenarbeitende periphere einheiten

Non-Patent Citations (8)

* Cited by examiner, † Cited by third party
Title
DUNCAN, Ray: MS-DOS für Fortgeschrittene. Friedrich Vieweg & Sohn Verlagsgesellschaft mbH, Braunschweig, 1987,S. 211-222, ISBN 3-528-04539-6 *
et.al.: 16-bit single-board computermaintains 8-bit family ties. In: Electronics, Oct. 12, 1978, H.21, S.105-110 *
et.al.: Multiple Interrupt Registration.In: IBM Technical Disclosure Bulletin, Vol.26, No.1, June 1983, S.226,227 *
GARROW,Robert *
HALL,J.D. *
HIGDON, J.M. *
N.N.: Interrupt Controller Diagnostic Wrap Arran- gement. In: IBM Technical Disclosure Bulletin, Vol. 29, No.9, Febr. 1987, S.3871, 3872 *
WRIGHT, F.D.:Programmable, Expandab-le Interrupt Controller. In: IBM Technical Disclo-sure Bulletin, Vol.24, No.5,Okt.1981,S.2303,2306 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE29620374U1 (de) * 1996-11-22 1998-04-02 Beckhoff Hans Interruptsystem zum Implementieren eines echtzeitfähigen Steuerprogramms in einem nicht-echtzeitfähigen Betriebsprogramm
DE19648422C2 (de) * 1996-11-22 2000-03-30 Hans Beckhoff Verfahren und Vorrichtung zum Implementieren eines echtzeitfähigen Steuerprogramms in einem nicht-echtzeitfähigen Betriebsprogramm
US6167425A (en) * 1996-11-22 2000-12-26 Beckhoff; Hans System for implementing a real time control program in a non-real time operating system using interrupts and enabling a deterministic time charing between the control program and the operating system
EP0977101A1 (de) * 1998-07-30 2000-02-02 KUKA Schweissanlagen GmbH Flexibles Fertigungssystem und Steuerungsverfahren
US7069478B1 (en) 1998-07-30 2006-06-27 Robert Bosch Gmbh Safety device for a stored-program control
US8719836B2 (en) 2003-10-16 2014-05-06 Kuka Laboratories Gmbh Method and device for operating a secondary operating system auxiliary to a primary operating system

Also Published As

Publication number Publication date
US5708818A (en) 1998-01-13
DE4406094C2 (de) 2000-04-13

Similar Documents

Publication Publication Date Title
EP0851348B1 (de) Verfahren und Vorrichtung zum Implementieren eines echtzeitfähigen Steuerprogramms in einem nicht-echtzeitfähigen Betriebsprogramm
DE10110504B4 (de) Verfahren und Computersystem zur Verwaltung von Threads
DE19728726B4 (de) Robotercontroller und dessen Steuerverfahren
DE4135749B4 (de) Prozessormodul für eine programmierbare Steuerung mit einer intelligenten Funktionsmodulschnittstelle
DE19580707C2 (de) PCI-ZU-ISA-Interrupt-Protokoll-Konverter und -Auswahlmechanismus
EP0048767B1 (de) Prioritätsstufengesteuerte Unterbrechungseinrichtung
DE2744531A1 (de) Elektronische datenverarbeitungsanlage
DE3228252T1 (de) Unterbrechungskopplungs- und ueberwachungssystem
DE4406094A1 (de) Verfahren und Vorrichtung zum Echtzeitbetrieb eines Prozessors
DE69531270T2 (de) Unterbrechungssteuerungsgeräte in symmetrischen Mehrprozessorsystemen
DE69726400T2 (de) Festkörper-datenprozessor mit vielseitiger mehrquellen-unterbrechungsorganisation
CH651951A5 (de) Einrichtung zur steuerung des zugriffes von prozessoren auf eine datenleitung.
EP0062141A1 (de) Schaltungsanordnung zur Eingabe von Steuerbefehlen in ein Mikrocomputersystem
EP0476175A1 (de) Einrichtung zum Betrieb eines Mehrprozessorsystems, insbesondere einer numerischen Steuerung
EP0419723B1 (de) Verfahren und Unterbrechungssteuerung zur Behandlung von Unterbrechungsanforderungen bei Ein-/Ausgabeoperationen in einem virtuellen Maschinensystem
EP0009625A2 (de) Datentransferschalter mit assoziativer Adressauswahl in einem virtuellen Speicher
DE60103221T2 (de) Gerät und Verfahren zur Signalgruppenübertragung zwischen digitalen Signalprozessoren in einer digitalen Signalverarbeitungseinheit
DE3315120C2 (de) Einstellbare Verzögerungszeit in einem Mikroprozessorsystem
EP0991995A1 (de) Computersystem mit unterbrechungssteuerung
DE3603319C2 (de)
DE3135134A1 (de) Verfahren und schaltung zum prioritaetsbeguenstigten aufschalten einer steuereinheit einer digitalen rechenanlage auf einen rechnerbus
DE3238871A1 (de) Verfahren und anordnung zur steuerung der kopplung zweier gemeinsam oder getrennt getakteter digitaler rechnersysteme
EP0349905B1 (de) Schaltungsanordnung zur Prioritätsauswahl
DE19731634A1 (de) Vorrichtung und Verfahren zum Auffinden einer einer Quelle zugeordneten Unterbrechungsanforderung
DD255018A1 (de) Schaltungsanordnung zur zentalen bus-arbitrierung in einer multimikrorechneranordnung

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: LP ELEKTRONIK GMBH, 88250 WEINGARTEN, DE

8181 Inventor (new situation)

Free format text: MUNZ, HEINRICH, 88368 BERGATREUTE, DE LEIBINGER, JOSEF, 88250 WEINGARTEN, DE

D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: KUKA ROBOTER GMBH, 86165 AUGSBURG, DE

8327 Change in the person/name/address of the patent owner

Owner name: KUKA LABORATORIES GMBH, 86165 AUGSBURG, DE

R081 Change of applicant/patentee

Owner name: KUKA ROBOTER GMBH, DE

Free format text: FORMER OWNER: KUKA ROBOTER GMBH, 86165 AUGSBURG, DE

Effective date: 20110414

Owner name: KUKA LABORATORIES GMBH, DE

Free format text: FORMER OWNER: KUKA ROBOTER GMBH, 86165 AUGSBURG, DE

Effective date: 20110414

R071 Expiry of right
R071 Expiry of right
R081 Change of applicant/patentee

Owner name: KUKA ROBOTER GMBH, DE

Free format text: FORMER OWNER: KUKA LABORATORIES GMBH, 86165 AUGSBURG, DE