DE3315120C2 - Einstellbare Verzögerungszeit in einem Mikroprozessorsystem - Google Patents

Abstract

Die Erfindung betrifft ein Verfahren zum Einstellen einer Verzögerungszeit in einem Mikroprozessorsystem, dessen Systembausteine (und externe Bausteine) von einer zentralen Steuereinheit (CPU) über eine Schaltung für die Adreßdecodierung (AD) angesteuert werden. Für eine Zusammenarbeit zwischen der zentralen Steuereinheit (CPU) und einem oder mehreren von Systembausteinen, die eine langsamere Arbeitsgeschwindigkeit als die zentrale Steuereinheit (CPU) aufweisen, wird die zentrale Steuereinheit (CPU) bis zur Beendigung der Ausführung eines Datentransfers angehalten. Dazu wird über den Adreßbus (AB) in einem Speicherbaustein (SP) ein Datenwort adressiert. Mit diesem Datenwort wird über die Steuereingänge (A, B, C) eines Multiplexers (MUX), der acht Eingänge (I0 bis I7) aufweist, einer dieser Eingänge auf dessen Ausgang Out Y durchgeschaltet. An den Eingängen (I0 bis I7) des Multiplexers (MUX) sind die parallelen Ausgänge (P0 bis P7) eines Schieberegisters (SR) angeschaltet. Über den seriellen Eingang (S) des Schieberegisters (SR) werden diese Ausgänge nacheinander mit einem der logischen Eins entsprechenden Potential beaufschlagt (Fig. 1).

Description

Die Erfindung betrifft ein Verfahren zum Einstellen einer Wartezeit einer zentralen Steuereinheit in einem Mikroprozessorsystem gemäß dem Oberbegriff des Patentanspruches 1, sowie eine Schaltungsanordnung zur

Durchführung des Verfahrens.

Ein Mikroprozessorsystem besteht im allgemeinen mindestens aus einem Prozessor, einem Speicherbaustein und einem Eingabe-Ausgabebaustein. Man bezeichnet die mit dem Prozessor als zentraler Steuereinheit zusammenarbeitenden Bausteine häufig als Systombausteine. Unter diesen Systembausteinen gibt es auch solche, deren Arbeitsgeschwindigkeit im Vergleich zur Arbeitsgeschwindigkeit der zentralen Steuereinheit zu langsam ist. Als Arbeitsgeschwindigkeit ist beispielsweise die Anzahl von Taktzyklen zu verstehen, die ein Speicherbaustein für den Datentransfer zur zentralen Steuereinheit benötigt.

Bisher wurden zur Anpassung von langsamen Systembausteinen an schnelle Steuereinheiten aufwendige Hardware-Schaltungen verwendet. Diese Schaltungen sind jedoch speziell für einen bestimmten Anwendungszweck ausgelegt. Sie sind also für jeden einzelnen Systembaustein individuell aufgebaut. Solche Schaltungen sind in der Zilog-Applikationsschrift, Anwendung von Standard-Speicherbausteinen in Z 80 Mikrocomputersystemen, Kontron Elektronik GmbH im Abschnitt 2.4 beschrieben.
Es ist Aufgabe der Erfindung, ein universell einsetzbares Verfahren anzugeben, daß es ermöglicht, in einem Mikroprozessorsystem Systembausteine mit, gegenüber der zentralen Steuereinheit, verschiedenen langsameren Arbeitsgeschwindigkeiten an die zentrale Steuereinheit anzuschalten.

Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.

Ein besonderer Vorteil des erfindungsgemäßen Verfahrens besteht darin, daß mehrere Systembausteine mit untereinander verschiedenen Arbeitsgeschwindigkeiten an die zentrale Steuereinheit angeschaltet werden können.

Im folgenden wird das erfindungsgemäße Verfahren anhand eines in der Zeichnung dargestellten Ausführungsbeispiels beschrieben. Dabei zeigt

F i g. 1 ein Blockschaltbild einer Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens, und
Fig.2 einige wesentliche Abläufe in Fig. 1 in Form eines Impulsdiagramms.

Das Ausführungsbeispiel geht von einem Mikroprozessorsystem aus, wie es beispielsweise in dem Buch »Einführung in die Mikrocomputertechnik« von Adam Osborn, 3. Auflage, insbesondere durch die dort auf Seite 5—13 dargestellte Figur und durch die zugehörigen Beschreibungsteile beschrieben ist.

In Fig. 1 ist eine zentrale Steuereinheit CPU über Adreßleitungen A 0 bis A 7, d. h. über den sogenannten Adreßbus AB, der ein Teil des externen Systembusses ist, sowohl mit einem Speicherbaustein SPaIs auch mit einer Schaltung für die Ädreßdecodierung AD verbunden. Von dieser Schaltung für die Adressecodierung AD sind weitere Systembausteine und auch externe Bausteine, d. h. sogenannte periphere Bausteine ansteuerbar.

Diese Bausteine werden, wie in der Mikroprozessortechnik üblich, über deren Chipselect-Eingänge £3 angesteuert. Die Anzahl der ansteuerbaren Systembausteine bzw. der externen Bausteine ist hier beispielsweise mit acht angenommen. Drei der Datenausgänge des Speicherbausteins SP, beispielsweise die Datenausgänge DO bis Dl, sind über sogenannte Pull-Up-Widerstände R mit einer Spannungsquelle U verbunden. Diese Widerstände R dienen dazu, bei Speicherbausteinen SP

mit Datenausgängen, die im Ausgang einen Transistor mit einem offenen Kollektor besitzen, diese bei gesperrtem Ausgangstransistor auf ein der logischen Eins entsprechendes Potential zu ziehen. Die Datenausgänge DO bis D 2 sind weiter mit drei Steuereingängen A, B. C eines Multiplexers MUX verbunden. Der Multiplexer MUX besitzt weiterhin acht Eingänge /0 bis /7, die an acht parallele Ausgänge PO bis P 7 eines Schieberegisters SR angeschaltet sind. Ein serieller Eingang S des Schieberegisters SR ist mit der Spannungsquelle L·' verbunden. An einem weiteren Eingang des Schieberegisters SR, dem sogenannten Clock-Eingang, liegt der von der zentralen Steuereinheit CPU abgegebene Systemtakt ST an. Eine von der zentralen Steuereinheit CPU ausgehende Steuerleitung /O/Mist über einen Inverter / mit einem Eingang für die Freigabe, d. h. mit dem sogenannten Chipenable-Eingang CE des Speicherbausteins SP, mit dem Chipenable-Eingang ÜEder Schaltung für die Adreßdecodierung AD, mit einem Rücksetzeingang, d. h. mit dem sogenannten keset-Eingang des Schieberegisters SR, und mit einem Eingang eines (nicht invertierenden) ODER-Verknüpfungsgliedes OD verbunden. An einem anderen Eingang dieses ODER-Verknüpfungsgliedes OD ist ein Ausgang Out Y des Multiplexers MUX angeschaltet. Der Ausgang des ODER-Verknüpfungsgliedes OD ist über eine Statusleitung Ready mit dem entsprechenden Eingang der zentralen Steuereinheit CPU verbunden.

Die zentrale Steuereinheit CPU ist beispielsweise durch den Prozessorbaustein 8085 der Fa. Intel realisiert. Die Adreßleitungen A 0 bis A 7 des Adreßbusses AB sind hierbei an den Anschlüssen 12 bis 19, die Stetierleitung /0/M an dem Anschluß 34, die Leitung für den Systemtakt ST am Anschluß 37, und die Statusleitung Ready am Anschluß 34 dieses Bausteins angeschaltet.

Auf den Adreßleitungen A 0 bis A 7 werden Adreßworte ausgegeben. Über die Leitung für den Systemtakt ST werden angeschlossene Systembausteine synchronisiert. Mit der Steuerleitung /0/M werden Systembausteine über deren Chipenable Eingang CE angesteuert. Durch ein der logischen Null entsprechendes Potential auf der Statusleitung Ready kann die zentrale Steuereinheit CPU angehalten werden. In diesem Zustand arbeitet die zentrale Steuereinheit CPU nicht weiter, sondern nimmt einen Wartezustand ein.

Die Schaltung für die Adreßcodierung AD ist beispielsweise aus handelsüblichen Bausteinen SN 74 LS 138 der Fa. Texas Instruments in bekannter Weise aufgebaut.

Der Speicherbaustein SP ist beispielsweise ein Baustein mit einer ROM-Struktur. Vom Speicherbaustein SP wird für jedes anliegende Adreßwort (entsprechend der Information auf den Adreßleitungen A 0 bis A 7) ein Datenwort über die Datenleitungen DO bis D 2 ausgegeben.

Der Multiplexer MUX ist beispielsweise durch den handelsüblichen Baustein SN 74 LS 151 der Fa. Texas Instruments realisiert. Auf Grund eines an den Steuereingängen A, B, C anliegenden Steuersignals wird einer der Eingänge /0 bis /7 des Multiplexers MUX auf den Ausgang Out V geschaltet. Die Steuereingänge A, B, C sind hie'bei die Anschlüsse 11,10,9, die Eingänge /Obis /7 die Anschlüsse 4, 3, 2, 1, 15, 14, 13, 12, und der Ausgang Out Vder Anschluß 5 dieses Bausteins.

Das Schieberegister SR ist beispielsweise durch den handelsüblichen Baustein 74 LS 164 der Fa. Texas Instruments realisiert. Die parallelen Ausgänge PO bis P7 des Schieberegisters SR sind hierbei Anschlüsse 3 bis 6 und 10 bis 13 dieses Bausteins. Der serielle Eingang S, an dem die Spannungsquelie U angeschaltet ist, ist der Anschluß 1, der Reset-Eingang der Anschluß 9 und der Clock-Eingang der Anschluß 8. Wenn über den Reset-Eingang das Schieberegister SR freigegeben ist. erscheint synchron zum Systemtakt ST die am seriellen Eingang 5anliegende logische Eins (auf Grund eines der logischen Eins entsprechenden Potentials, d. h. auf Grund der angeschalteten Spannungsquelle U) nacheinander an jedem der parallelen Ausgänge PO bis P7 des Schieberegisters SR.

Im folgenden wird die Wirkungsweise der Erfindung auch unter Bezugnahme auf F i g. 2 beschrieben. Es wird hierbei davon ausgegangen, daß während des Programmablaufs wechselweise der Zugriff auf einen Eingabe-Ausgabebaustein und einen Speicherbaustein erfolgt.

In F i g. 2 ist der zeitliche Verlauf der auf einigen Leitungen des Mikroprozessorsystems liegenden Potentia-Ie dargestellt. Im einzelnen zeigt F i g. 2 in Zeile 1 den Verlauf des Systemtaktes ST, in Zeiie 2 den Signalverlauf auf dem Adreßbus AB, in Zeile 3 den Potentialverlauf auf einer von der Schaltung für die Adreßcodierung AD ausgehenden Steuerleitung Chipselects CS in Zeile 4 den Potentialverlauf auf der Steuerleitung I0IM, in den Zeilen 5 bis"8 den Potentialverlauf auf den an den Eingängen /0, /1 und /4 , /5 des Multiplexers MUX angeschalteten Leitungen, in Zeile 9 den Potentialverlauf auf der Leitung, die am Ausgang Out Y des Multiplexers MUX angeschaltet ist, und in Zeile 10 den Potentialverlauf auf der Statusleitung Ready. Der Systemtakt STin Zeile 1 besitzt eine Periodendauer von etwa 300 Nanosekunden.

Die Leitung für den Systemtakt ST(ZeNe 1) trägt eine periodische Folge von Taktimpulsen. Es wird angenommen, daß zum Zeitpunkt 11 ein Adreßwort auf den Adreßbus AB (Zeile 2)jegeben wird, und daß die Steuerleitung Chipselect CS(ZeNe 3) und die Statusleitung Ready (Zeile 10) auf ein der logischen Null entsprechendes Potential geschaltet werden. Durch dieses Potential auf der Statusleitung Ready wird die zentrale Steuereinheit CPU in einen Wartezustand gesetzt. Auf Grund der hohen Arbeitsgeschwindigkeiten kommen die Gatterlaufzeiten in Systembausteinen zum Tragen. Aus diesem Grund entstehen zwischen Eingangs- und Ausgangsimpuls Verzögerungszeiten. Diese Verzögerungszeiten sind in Fig. 2, aus Gründen einer übersichtlichen Darstellung, nicht exakt berücksichtigt worden. Für die Beschreibung der prinzipiellen Wirkungsweise spielt das

so keine entscheidende Rolle.

Es wird hier beispielsweise der Zugriff auf einen nicht dargestellten Eingabe-Ausgabebaustein beschrieben, d. h. zum Zeitpunkt M wird die Steuerleitung 10/M auf ein der logischen Eins entsprechendes Potential ge-

',, schaltet. Zum besseren Verständnis ist in F i g. 2, Zeile 4, der durch den Inverter / invertierte Potentialverlauf, d. h. der Potentialverlauf einer Steuerleilung 10/M dargestellt.
An den Eingängen /0 bis /7 des Multiplexers MUX

bo erscheint ab dem Zeitpunkt 11 nacheinander mil jeder ansteigenden Flanke des Systemtaktes ST ein der logischen Eins entsprechendes Potential. In F i g. 2 sind vier dieser Eingänge, nämlich die Eingänge / 0, /1 und / 4. / 5 (Zeilen 5 bis 8) dargestellt worden, an denen zu den

(r> Zeitpunkten i2 bis /5 dieses Potential erscheint. In F i g. 2 ist der Fall dargestellt, bei dem durch das an den Steuereingängen A. B. C anliegende Steuersignal zum Zeilpunkt ι 4 der Eingang /4 (Zeile 7) auf den Ausgang

Out Vdurchgeschaltet wird.

Am Ausgang Out K (Zeile 9) des Multiplexers MUX erscheint daher zum Zeitpunkt r 4 ein der logischen Eins entsprechendes Potential, und damit nimmt auch die Statusleitung Ready zu diesem Zeitpunkt dieses Potential an. Auf Grund eines der logischen Eins entsprechenden Potentials auf der Statusleitung Ready beendet die zentrale Steuereinheit CPU den Wartezustand. Zu einem Zeitpunkt i6 ist der Datenaustausch mit dem, durch eine der Chipselect-Leitungen CS(ZeUe 3) ausgewählten Systembaustein beendet. Durch den nachfolgenden Zugriff zu einem Speicherbaustein werden über den Reset-Eingangdie parallelen Ausgängen FO bis Pl des Schieberegisters SR auf ein der logischen Null entsprechendes Potential geschaltet, wobei dann auch der Ausgang Out V'des Multiplexers MUX dieses Potential annimmt. Hiermit ist der Funktionszyklus beendet.

Wenn der Zugriff zu Eingabe-Ausgabebausteinen und Speicherbausteinen nicht wechselweise erfolgt, können in bekannter Weise andere Signale in einer Weise verknüpft werden, daß 'der beschriebene Funktionszyklus abläuft. Hierzu kann beispielsweise ein Steuersignal ALE der zentralen Steuereinheit CPU mit dem Steuersignal /0/M verknüpft werden.

Ebenso sind Anpassungen an andere Systembausteine, die gegenüber den im Ausführungsbeispiel verwendeten unterschiedliche Potentiale an ihren Steuer- bzw. Statuseingängen aufweisen, in üblicher Weise durchführbar.

Für den Speicherbaustein SP kann auch ein Schreib-Lese-Speicher, d. h. ein Baustein mit einer sogenannten RAM-Struktur verwendet werden. In diesem Fall wird zu Beginn eines Programmablaufes dieser RAM-Baustein dann mit den entsprechenden Daten geladen.

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Hierzu 2 Blatt Zeichnungen

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Claims (4)

Patentansprüche:

1. Verfahren zum Einstellen einer Wartezeit einer zentralen Steuereinheit (CPU) in einem Mikroprozessorsystem mit von der zentralen Steuereinheit über einen Adreßbus (AB) adressierten Systembausteinen, wobei die zentrale Steuereinheit (CPU) zur Anpassung an langsamere Systembausteine in einen Wartezustand gesetzt wird und der Wartezustand nach der zur Anpassung erforderlichen Wartezeit beendet wird, dadurch gekennzeichnet,
daß während der Adressierung eines Systembausteins ein Schieberegister (SR) über seine parallelen Ausgänge (PO bis P 7) nacheinander Eingänge (IQ bis / 7) eines Multiplexers (MUX)mit einem der logischen Eins entsprechenden Potential beaufschlagt,
daß parallel zur Adressierung eines Systembausteines von der zentralen Steuereinheit (CPU) der Multiplexer (MUX) derart angesteuert wird, daß dieser den einen seiner Eingänge (IO bis /7), der der zur Anpassung an den adressierten Systembaustein erforderlichen Wartezeit zugeordnet ist, auf seinen Ausgang (Out V^durchschaltet, und

daß bei einem der logischen Eins entsprechenden Potential an diesem Ausgang (Out Y) der Wartezustand beendet wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,

daß die Adresse zur Adressierung eines Systembausteines an einen Speicherbaustein (SP) gelegt wird, und

daß mit einem so adressierten Datenwort des Speicherbausteins der Multiplexer (MUX) angesteuert wird.

3. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 oder 2, gekennzeichnet durch einen Speicherbaustein (SP), der mit dem Adreßbus (AB)azs Mikroprozessorsystems verbunden ist,

durch eine von der zentralen Steuereinheit (CPU) angesteuerte Schaltstufe (Inverter /), über die die zentrale Steuereinheit (CPU) in einen Wartezustand setzbar ist, durch einen Multiplexer (MUX), dessen Steuereingänge (A, B, C) mit den Datenausgängen des Speicherbausteins (S, P) verbunden sind,
durch ein Schieberegister (SR), dessen parallele Ausgänge (PO bis P7) mit den Eingängen (70 bis /7) des Multiplexers (MUX) verbunden sind, wobei nacheinander die Eingänge (70 bis 17) des Multiplexers (MUX) mit einem der logischen Eins entsprechenden Potential beaufschlagbar sind, und wobei über den Adreßbus (AB) ein Datenwort im Speicherbaustein (SP) adressiert wird, durch das einer der Eingänge (10 bis 17) des Multiplexers (MUX) auf dessen Ausgang (Out Y) durchschaltbar ist, womit der Wartezustand abschaltbar ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Speicherbaustein ^ eine ROM-Struktur aufweist.