DE2756890C2

DE2756890C2 - Schaltungungsanordnung zur Steuerung der Datenübertragung zwischen einer zentralen Verarbeitungseinheit und einer Mehrzahl peripherer Einheiten

Info

Publication number: DE2756890C2
Application number: DE2756890A
Authority: DE
Inventors: Paul Jones Acton Mass. Cooper
Original assignee: NCR Corp
Current assignee: NCR International Inc
Priority date: 1976-12-22
Filing date: 1977-12-20
Publication date: 1983-05-05
Also published as: CA1106504A; JPS5391640A; FR2375660A1; GB1560164A; FR2375660B1; US4213176A; DE2756890A1; JPS6036623B2

Description

Fl g_t I ein Flüßdiagremmejner EinleittingsrpHtrDPiiHnv Erzeugung der erfprder#lien 'Software (p^fifgrnrat)-''' fflrdieDatenVHsgftbBaus^neniMiki^rg^esspi;: - "

rieDtenVHsgftbaus^n

FiSrZ φ Plußdiagramm wr.VerflnsetolKfhws ? PatenflHsse? γρπ dem Mikroprozessor-» ψ einer peripherenRinheit; . ^T" / " _ '

F ϊ g_t 3 ein Blockschaltbild einer Schaltungsanordnung gemäß der Erfindung; und ' ⁽ * -

Fig_r4e|nZe}tgabedi^gramm, " ^ ■ UnterBewgnahmeauf Fig_r3seidaraufhingewiesen,

daß ein zentrales Rechnersystem 48 einen Acht-BJt-Mikroprozessor 1? enthält, der ajs MOS-Mikroprozessor aufgebaut seih kann und eine relativ niedrige Datenübertragungsgeschwindigkeit, beispielsweise 100 000 Übertragungen pro Sekunde^" besitzt, wodurch die

Beispiel 1

^1sAnfflhl der verwendeten genW^n Einheiten begreif^rwird, Per MikroprpzesspfR ijer Im folgenden ajichfais,, lYerarpeitpgsemheit N?eichn_Pt'wird, ty mit den Reripberen Einheiten flpe^t Adressenlemmgen und >; acht patenJeitwgen verbunden^ "_·.-. -' · \ ^J ·· Weiw djp VersrNiti)ngsein>it-12 d.*a} verwen'tJet wird, eine Vieteahl von peripheren Einheiten m steqern, darin besteht ein bekanntes ~VerY?hhp darin, ,den !Akkumulator der Verwbeitung?e|nhe}t mitten erfor-Verliehen Daten" m laden und diese« Daten an dfe ^ausgewählte periphere Einheit, deren IdentlRkationscode (ID) von den Adressenleitungea decödjert wurdft auszugeben, Dieses Verfahren wird durch das folgende ,Programm ausgeführt:

Programmschritte	Beschreibung	Hexadezimal-	Oktal-
~< oder		Code	Code
Speicheradresse
1 (D	*) Akkumulator laden	3E	076
! (2)	<J?2>
'" (3)	*) ausgeben	D3	323
I (4)	<B₂>
^; (5)	*) Akkumulator laden	3E	076
1 (6)	<B₂>
^ (7)	*) ausgeben	D3	323
i (8)	<B₂>
-f. *) = Befehl.

In dem oben dargestellten Beispiel 1 bewirkt die erste Folge von Programmschritten 1 bis 4 folgendes: Der Programmschritt (1) lädt den Akkumulator mit den Daten (B₁) (Schritt 2). Die Daten werden dann ausgegeben odt» über die Datenausgabeleitungen der Verarbeitungseinheit zu der peripheren Einheit gesandt, deren Identifikationscode (ID) (Ä) ist (Schritt 4). Nimmt man an, daß die Verarbeitungseinheit ein Acht-Bit-Mikroprozessor ist (d. h. intern mit Acht-Bit-Datengruppen arbeitet), dann ist die Gesamtzahl der während der ersten Folge von Pfogrammschritten i bis 4 zu der ausgewählten peripheren Einheit übertragenen Datenbits acht oder ein halbes Wort, wie es in dem vorliegend beschriebenen System verwendet wird. Diese Schrittfol-. ge wird in den Programmschritten 5 bis 8 wiederholt, um ein weiteres Acht-Bit-Byte an die ausgewählte periphere Einheit auszugeben, wodurch nunmehr eine Gesamt* zahl von sechzehn Bits oder ein Wort von der Verarbeitungseinheit an die ausgewählte periphere Einheit in den Programmschritten 1 bis 8 ausgegeben wurde. Die Programmschritte 5 bis 8 sind eine genaue Wiederholung der Programmschritte 1 bis 4.

Bei dem erfindungsgemäßen Ausführungsbeispiel wird die Anzahl der an eine Ausgabevorrichtung oder eine periphere Einheit zu übertragenden Wörter (jedes Wort besteht aus zwei Acht-Bit-Bytes) bestimmt und der ID-Code der peripheren Einheit wird ausgewählt, um gleichsam ein »Fenster« zu bilden, um eine Mehrfachübertragung von Daten zu der peripheren

se Einheit in einer einziger. Übertragungsfoige zu ermöglichen. Dieses »Fenster« wird nach vollständiger Übertragung der Daten beendet Durch das folgende Beispiel soll dieses Verfahren verdeutlicht werden:

Beispiel 2 Programmschritte Beschreibung

Hexadezimal-Cöde

Oktal-Cöde

Akkumulator laden

<B₂> gespeicherter Zählwert

(Anzahl der 16-Bit-Wörter)

ausgeben

<S₂> Einheit (ID)

3E

D3

076

323

Fortsetzung	27 56 890	Beschreibung	6	Oktal- Code
Programmschritte	Akkumulator faden <B₂> erstes Daten-Byte ausgeben <B₂> zweites Daten-Byte	Hexadezimal- Code	076 323
(5) (6) (7) (8)	3E D3

*) Mit 8 Bits können 1 bis 255 Wörter umfaßt werden, die durch einen Hexadezimal-Wert von 01 bis FFausgewählt werden können; 00 (hexadezimal) bedeutet, daß kein Wort zu übertragen ist.

·*) Dies ist der voreingestellte ID-Code, der auf einer gedruckten Schaltungskarte Tür eine periphere Einheit verdrahtet ist und einem der verfügbaren Auswählcodes für die peripheren Einheiten entspricht (wie später noch niiher beschrieben wird).

Von der ersten Folge von Schritt 1 bis 4 in Beispiel 2 werden die Zählung oder die Anzahl der auszugebenden Wörter (Jedes Wort besteht aus zwei Acht-Bit-Bytes) und der Einheiten-ID-Code ausgegeben, um das bereits erwähnte »Fenster« zu bilden, um die Mehrfachübertragung der in der zweiten Folge von Schritten 5 bis 8 des Beispiels 2 bezeichneten Daten zu ermöglichen. Es sei darauf hingewiesen, daB der Schritt 8 des Beispiels 2, welcher gemäß Beispiel 1 normalerweise eine Adresse wäre, in Beispiel 2 tatsächlich durch Daten gebildet wird. Somit wird für die gleiche Anzahl von Programmschritten 1 bis 8 in den Beispielen 1 und 2 die gleiche Datenlänge (16 Bits oder zwei Acht-Bit-Bytes) übertragen; d. h. bei nur einem übertragenen Wort besteht noch kein Unterschied bezüglich der pro Zeiteinheit übertragenen Dztenmenge zwischen dem System gemäß Beispiel 1 einerseits und dem System gemäß Beispiel 2 andererseits. Wenn 24 Datenbits oder mehr zu übertragen sind, dann kommen die Vorteile des zweiten Systems (ausgeführt in Beispiel 2) zur Wirkung. Sollen beispielsweise unter Verwendung des in Beispiel 1 angewandten Verfahrens 32 Datenbits zu einer peripheren Einheit übertragen werden, dann ist eine dritte und vierte Folge von Schritten, die den Schritten 1 bis 4 bzw. 5 bis 8 entsprechen, erforderlich. Unter Verwendung des zweiten Systems ist dagegen nur eine weitere Folge, ähnlich der Schrittfolge 5 bis 8 des Beispiels 2, erforderlich, d.h. die ersten vier Schritte würden den Zählwert, d. h. zwei Wörter (jedes Wort entspricht zwei Acht-Bit-Bytes), und den peripheren Identifikationscode anzeigen, und die Schritte 5 bis 8 würden 16 Datenbits übertragen und in gleicher Weise würden die Schritte 9 bis 12 (nicht gezeigt, sie entsprechen jedoch den Schritten 5 bis 8) ebenfalls 16 Datenbits über'ragen. Unter Verwendung des Beispiels 1 wären somit vier den Schritten 1 bis 4 entsprechende Folgen für die Übertragung von 32 Datenbits erforderlich, während unter Verwendung* des Beispiels 2 mir drei soldier Folgen erforderlich sind. Oder anders ausgedrückt: vier Folgen unter Verwendung des Beispiels 2 können '8 Datenbits übertragen, während vier Folgen unter Verwendung des Beispiels 1 nur 32 Datenbits fibertragen können. Mit der gleichen Anzahl von Schrittfolgen, nämlich vier, können mittels des Systems gemäß Beispiel 1 32 Datenbits ausgegeben werden, während mit Vier Schrittfolgen gemäß Beispiel 48 Datenbits fibertragen werden können; dies bedeutet eine 50%ige Erhöhung der ausgegebenen Datenbits pro Zeiteinheit

Die Übeagg von Daten gemäß dem System nach Betspier 2 wird nur für die Ausgabe von Daten verwendet und nachdem das »Fenster« oder das vorbestimmte Zeitintervall eingeleitet wurde, sind die an die ausgewählte periphere Einheit übertragenen Daten fortlaufend. Dies bedeutet, daß alle peripheren Einheiten außer der ausgewählten peripheren Einheit bis zur vollständigen Übertragung aller Daten zu der ausgewählten peripheren Einheit abgeschaltet sind. Der anfänglich übertragene Wort-Zählwert wird dazu benutzt, das Ende des »Fensters« zu definieren, indem in einem Zähler bei jedem Datenübertragungsvorgang ein Rückwärtszählschritt durchgeführt wird. Danach kann die V'.rarbeitungseinheit mit der üblichen Verarbeitung fortfahren.

Diese mit dem System gemäß Beispiel 2 erzielte höhere Übertragungsgeschwindigkeit ist dann von wesentlicher Bedeutung, wenn, die Zeit eine entscheidende Rolle spielt, jedoch die Anwendung, für die ein Mikroprozessor benötigt wird, die Verwendung eines 16-Bit-Mikroprozessors nicht rechtfertigt, jedoch ein 8-Bit-Prozessor nicht schnell genug ist. Allgemein kann gesagt werden, daß die Datenübertragungskapazität eines n-Bit-Prozessors durch Verwendung von π Adressenleitungen und π Datenleitungen für die Übertragungszwecke erhöht werden kann.

Zur Erläuterung der Erfindung im einzelnen ist in F i g. 1 eine vollständige Einleitungsroutine dargestellt, durch welche die erforderliche Software (Datenformat) für die Datenausgabe erzeugt wird. Ein erster Schritt 10 enthält eine allgemeine Gruppe zum Vorbereiten der dem in F i g. 3 dargestellten Rechnersystem 48 zugeordneten Hardware und zum Speichern der zu übertragenden Daten, wie dies später noch im einzelnen beschrieben wird. Unter Fortführung der in den Beispielen 1 und 2 erläuterten Ausführungsbeispiele entspricht der Zählwert oder die Anzahl der z.t einer peripheren Einheit zu übertragenden Wörter der Anzahl der Wörter (wie vorangehend definiert) und die Anzahl der Wörter ist in herkömmlicher Weiser durch die dem Rechnersystem 48 zugeordnete System-Software bestimmt Der so bestimmte Zähtwi?rt bzw. die Anzahl der Wörter wird in einen m der Verarbeitungseinhert 12 (F i g. 3) enthaltenen Akkumulator geschoben, was durch den Schritt 14 (Fi g. 1) veranschaulicht wird und wird dann in einer Speicherstelle XX91 gespeichert, was durch den Schritt 16 (F i g. 1) angedeutet wird: Die beiden »X« in den Speicherstellen sind bedeutungslose Datenbits und die Werte für die Speicherstellen sind in hexadezimaler Form angegeben. Der Identifikationscode oder ID-Code der peripheren Einheit, zu der die Daten übertragen werden sollen, wird dann m den Akkumulator der Verarbeitungseinheit 12 geschoben

7 8

(Schritt 18 in F i g. 1) und wird dann in der Speicherstelle ist oder nicht. Falls nicht (N), dann wird in Schritt 26 der

XX93 gespeichert, was durch den Schritt 20 angedeutet nächste Datenposten aufgerufen und in der nächsten

wird. Der bestimmte ID-Code für die ausgewählte Speicherstelle XX97 gespeichert. Dieser Zyklus wird in

Einheit wird in herkömmlicher Weise durch die dem den Schritten 24 und 26 so lange wiederholt, bis das Rechnersystem Ai zugeordnete SystenvSoftware be- 5 letzte Datenwort empfangen wurde (was durch die

stimmt. In Schritt 22 wird das erste Daten-Byte aus Zählung oder die Anzahl der gemäß Schritt 14 in F i g. 1

einem Teil des Speichers aufgerufen, in welchem es zu zu übertragenden Wörter bestimmt wird), und das letzte

einem früheren Zeitpunkt abgespeichert wurde (bei- Datenwort wird in Schritt 28 in die letzte Speicherstelle

spielsviise in Schritt 10) und wird in die Speicherstelle gespeichert; dieses letzte Wort entspricht der Speicher-

.YXB5 gespeichert. Der Schritt 24 (Fig. 1) ist ein io stelle XXbF. Danach verzweigt sich das Programm oder

Entscheidungsschritt, in welchem festgestellt wird, ob kehrt in die Ausgangsstellung zurück, wie dies durch

die volle zu übertragende Anzahl von Wörtern erreicht Schritt 30 in F i g. 1 angedeutet ist.

Tabelle I Speicherstelle Beschreibung Hexadezimal-

Code

XX*9 AKKUMULATOR LADEN , 3 E')

XXt\ GESPEICHERTE ZÄHLUNG (ANZAHL DER WÖRTER) B₂

XXVl AUSGEBEN D 3')

XXtI EINHEIT-GESPEICHERTER ID B₂

XXM AKKUMULATOR LADEN 3EO

XXt5 ERSTES DATEN-BYTE *)

XXt€ AUSGEBEN D 30

XXW ZWEITES DATEN-BYTE *)

AKKUMULATOR LADEN 3 E¹)

XX# DRITTES DATEN-BYTE *)

XXtA AUSGEBEN D 30

XXtB VIERTES DATEN-BYTE *)

XXtC AKKUMULATOR LADEN 3 EO

XXtD FÜNFTES DATEN-BYTE *)

XXtE AUSGEBEN D 30

XXtF SECHSTES DATEN-BYTE ·)

ATIiO RÜCKKEHR ZUM AUSGANG ODER ZUR SYSTEM-SOFTWARE C 90

*) Stellt ein an eine periphere Einheit zu übertragendes Acht-Bit-Byte dar.
") Stellt Instruktionen der Verarbeitungseinheit (Operationscodes) dar.

Die Tabelle I zeigt spezielle Speicherstellen und diese belegt ist oder nicht, wie dies in Schritt 34 der Maschinen-Code-Instruktionen für den Mikroprozessor F i g. 2 veranschaulicht ist Falls die ausgewählte Einheit

und zwar sowohl in mnemotechnischer Form als auch in belegt ist, kann die Verarbeitungseinheit 12 in einen

Form eines Hexadezimal-Codes. Es sei darauf hingewie- 50 Warte-Zustand gehen oder irgendeine andere Arbeit

sen, daß die in der Speicherstelle ΧΧΛ7 der Tabelle I ausführen, die mit der ausgewählten peripheren Einheit

gespeicherten Daten beispielsweise normalerweise als nichts zu tun hat Wird die Ausgabeeinheit erneut

Ausgabeeinheit ID, d. h. als Adressendaten betrachtet ausgewählt und im Schritt 34 als nicht belegt

werden; jedoch sind diese Daten im Falle der Erfindung aufgefunden, dann kann die Ausführungsphase der

»Rohdaten«,-welche zu defe Ausgabeeinheit übertragen 55 Datenausgabe zu dem Ausgabegerät im Schritt 36

werden, deren Adresse in der Speicherstelle XXB3 der (Fig.2) beginnen. Während dieser Zeit führt die

Tabelle I durch das anhand der Fig. 2 veranschaulichte Verarbeitungseinheit 12 die in den Speicherstellen Datenausgabeverfahren eingespeichert wurde. Die XVM bis XX93 (Tabelle I) gezeigten Schritte aus.

durch die Speicherstellen XX 98 bis XXtB und die Während Schritt 36 wird der zuvor in der Speicherstelle

durch die Speicherstellen XXtC bis XX9F der Ta- 60 XXfS gespeicherte Ausgabeeinheit-ID-Code fiber die

belle I bezeichneten Schritte sind lediglich Wiederho- Adressenleitungen 38 zu einer gepufferten ID-Deco-

lungen der Grundschritte XX94 bis ΧΧ9Ί dieser dierschaltung40(Fig.3) übertragen. Die Speicherstelle

Tabelle. χχ& der Tabelle I enthält einen Funfctiohscode Der Start-Schritt 32 in Fig.2 ist eine symbolische zusammen mit dem ID-Code der ausgewählten Darstellung der Software für die Datenausgabe. Wenn 65 Ausgabeeinheit, wodurch die Verarbeitungseinheit in Daten an eine bestimmte Ausgabeeinheit bzw. periphe- die Lage versetzt wird, in die kontinuierliche Ausgabe-

re Einheit auszugeben sind, dann wird diese Einheit in Arbeitsweise gemäß Beispiel 2 fiberzugehen, anstatt die

herkömmlicher Weise angewählt, um festzustellen, ob normale Ausgabe-Arbeitsweise des Beispiels 1 durchzu-

führen. Ein der Deccdierschaltung 40 zugeordneter voreingestellter Code (XX 03 in Tabelle 1) auf einer gedruckten Schaltungskarte 42 (Fig.3) wird zur Anzeige dafür verwendet, daß die kontinuierliche Ausgabe-Arbeitsweise einzuleiten ist. Wenn der Code in der Speicherstelle XX 43 der Tabelle I mit dem voreingestellten Code auf der gedruckten Schaltungskarte 42 übere'nstimmt, dann erzeugt die Decodierschaltung 40 ein Ausgangssignal auf einer Hauptausschaltleitung 44, die zu den nicht ausgewählten peripheren Einheiten, beispielsweise mit den Identifikationscodes ID 2, ID 3 usw, führt, und erzeugt ferner ein Ausgangssignal auf einer Leitung 46. die zu dem die Verarbeitungseinheit 12 enthaltenden Rechnersystem 48 führt. Sobald die Leitung 46 auf hohem Potential liegt, wird die Verarbeitungseinheit 12 in Beschlag gelegt und kann so lange nicht unterbrochen werden, bis die Datenübertragung abgeschlossen ist. Bei dem in Tabelle 1 gegebenen Beispiel bedeutet dies, daß die durch die Speicherstellen XX 03 bis X100 dargestellten Schritte ohne Unterbrcchun" sus^cführt ^w<?rd^ⁿ müssen. Danach kann die Verarbeitungseinheit 12 mit ihren üblichen Operationen fortfahren.

Die in Fig.3 in Blockform dargestellte Decodierschaltung 40 kann ein herkömmlicher Decodierer sein, der aus einer Vielzahl von integrierten Schaltungschips besteht, und die von ihr ausgehende Leitung 50 ist eine Zählereinschaltleitung, welche eine herkömmliche Rückwärtszählschaltung 52 (F i g. 3) wirksam macht. Die logische Gleichung für die Einschaltleitung 5β wird später beschrieben. Die Decodierschaltung 40 i:' derart aufgebaut, daß die ID-Ausschaltleitung 44 (F i g. 3 und 4) während der gesamten Datenübertragung bzw. während der durch die Speicherstellen XX 03 bis X10· der Tabelle I dargestellten Schritte in einem Zustand mit hohem Signalpegel sind. Der Zählwert oder die Anzahl der Wörter, weiche aus der Spcicherstelle XX 9\ (Tabelle I) zu übertragen ist, wird über die Datenleitungen 54 der Zählerschaltung 52 zugeführt In F i g. 3 sind nur zwei in die Zählerschaltung 52 hineingeführte Datenleitungen D₀ und D₍ dargestellt, da nur diese Leitungen für die Zählung von drei Wörtern oder sechs Bytes, die gemäß dem in Tabelle 1 dargestellten Beispiel zu übertragen sind, erforderlich sind, jedoch können selbstverständlich mehr Datenleitungen hinzugefügt werden, wenn mehr als drei Wörter gezählt werden sollen. Die Datenleitungen 54 und die Adressenleitungen 38 sind jeweils Acht-Bit-Leitungen und sind vom Typ der gemeinsamen Übertragungsleitungen und sind als solche an verschiedenen Stellen der Fig.3

ίο dargestellt. Jede der mit den Einheiten ID2,3,4...n verbundenen Leitungen 39 stellt eine gemeinsame

Acht-Bit-Adressenleitung dar und in gleicher Weise sind

die Leitungen 55 gemeinsame Acht-Bit-Datenleitungen.

Die Dateneinschaltleitung DE, die in den F i g. 3 und 4

dargestellt und in Schritt 37 der Fig.2 enthalten ist, dient zur Übertragung peripherer Datenauswerteimpulse, welche zum Übertragen von Daten in die bestimmte ausgewählte periphere Einheit dienen. Die DE-Leitung ist eine von drei Zustandsleitungen, welche von der in F i g. 3 dargestellten Verarbeitungseinheit 12 kommen. Die Zustandsleitung A ist eine Periphere-Einheit-Auswähl-Einschaltleitung, die immer dann einen hohen Signalpegel führt, wenn die Verarbeitungseinheit 12 mit einer peripheren Einheit zusammenarbeitet, d. h. immer dann, wenn sie einen Eingabe-/Ausgabe-Befehl ausführt. Die Zustandsleitung B ist eine Periphere-Einheit-Leseleitung, d.h. sie bildet das Gegenstück zu einem Schreibbefehl für eine periphere Einheit. Die Zustandsleitung C(Dateneinschaltleitung DE) liefert ein von der Verarbeitungseinheit erzeugtes Signal, welches anzeigt, daß die zu übertragenden Daten für die Übertragung bereitstehen. Die in Fig.4 dargestellte, auf der DE-Leitung auftretende Impulsfolge kann indirekt von Software-Eingabe-Ausgabe-Befehlen und von der Verarbeitungseinheit 12 als Teil des gesamten Rechnersystems 48 (Fig.3) abgeleitet werden. Die Rückwärtszählschaltung 52 wird mit Auftreten der Rückflanke 56 (F i g. 4) des DE-Impulses geladen, wenn die Leitung 50 sich auf hohem Pegel befindet bzw. wirksam gemacht ist. Die logische Gleichung für die Einschaltleitung 50 ist wie folgt:

Leitung 50 = (Periphere-Einheit-Auswähl-Eänschalt-Signal) · (Periphere-Einheit-Lese-Signa¹)·

(Daten-Einschall-Signal) · (PS9&A9) ■ (FSlQAl) ■ (PS29A2) ■ (FS3 9A3).

Die Ausdrücke PS 9, PS 1, PS 2, PS 3 und PS 4, die der gedruckten Schaltungskarte 42 (Fig.3) zugeordnet sind, stellen vorgewählte verdrahtete Codes dar, welche der jeweiligen peripheren Einheit fest zugeordnet sind und werden bereits bei der Herstellung der peripheren Einheit festgelegt Die Ausdrücke At, A\, A₂ ... sind Adressensignale (von der Verarbeitungseinheit 12), die von der Speicherstelle XX 03 erzeugt werden. Bei dem durch die Tabelle I veranschaulichten Beispiele beträgt der gespeicherteZählwert oderdie Anzahl der Wörter 3, wodurch angezeigt wird," daß ein erstes Wort, bestehend aus einem ersten und einem zweiten Byte zu der ausgewählten Ausgabeeinheit als ein Wort übertra^- gen werden soll und daß das zweite Wort, bestehend aus dem dritten und vierten Byte in ähnlicher Weise als das zweite Wort übertragen werden soll usw. Wurde beispielsweise die Rückwärtszählschaltung 52 mit einem Zählwert von 3 Wörtern geladen, dann erzeugt eine herkömmliche l-aus-10-Decodierschaltung 58 (Fig.3) einen Impuls 51, der sich mit der Rücfcflanke 60 des DE-Leittmgshnpulses (F i g. 4) überlappt, um die auf den Adressenleitungen 38 und den Datenleiüingen 54 auftretenden Daten in ein 16-Bit-Parallel-zu-Serie-Schieberegister SR 1 zu laden (Fi g. 3 und Schritt 39 in Fig.2). Zu diesem Zeitpunkt erscheint das erste

so Daten-Byte (von der Speicherstelle XX05 der Tabelle I) auf den Datenleitungen 54 in Fig.3 und das zweite

Daten-Byte (von der Speicherstelle XX07 der Tabelle I)

erscheint auf den Adressenleitungen 38 (F i g. 3).

Da die Ausgabe der Daten kontinuierlich erfolgt und

da der Zähler zu diesem Zeitpunkt (Schritt 41 in F i g. 2) nicht Null ist, erzeugt die Decodierschaltung: 58 (F i g. 3) auf der Leitung 52 einen Impuls, um das zweite Wort in das Schieberegister SR2 einzuschieben, was in Fig.2 durch Schritt 43 dargestellt ist Das Schieberegister SR 2 entspricht dem Schieberegister SR1, so daß das dritte Daten-Byte (XXt9 der Tabelle I) auf den Datenleitungen 54 und das vierte Daten-Byte (XX9B der Tabelle I) auf den Adressenleitungen (nicht gezeigt) auftreten und fiber diese Leitung dem Schieberegister SR 2 zugeführt werden. Das dritte aus dem fünften Daten-Byte (XXtD der Tabelle I) und dem sechsten Daten-Byte (XX9F der Tabelle I) bestehende Datenwort tritt auf den Datenleitungen 54 bzw. Adressenlei-

tungen j8 eines Schieberegisters SR 3 (nicht gezeigt) auf und wird durch einen von der Decodierschaltung 58 erzeugten Impuls 53 in dieses Register eingeschoben. Da nunmeh-' das dritte Datenwort von drei Datenwortern ausgegeben wurde, ist die Zählerstellung der RUckwärtszählschaltung 52 Null, da diese Zählschaltung 52 durch jede der Rückflanken 60,52 und 54 der Impulse auf der Leitung DE(F i g. 4) zurückgeschaltet wurde.

Da die Zählerschaltung 52 (Fig.3) nunmehr die Zählerstellung Null aufweist (Schritt 41 in F i g. 2), wird ein »Zurück-zum-Start-Schritt« 66 (F i g. 2) eingeleitet. Das Signal auf der ID-Abschaltleitung 44 zu allen nicht ausgewählten Ausgabeeinheiten wird mit der Rückflanke 64 des DE-Signals (F i g. 4) abgeschaltet (Schritt 68 in F i g. 2). Ein von der Decodierschaltung 58 (F i g. 3) kommender »Fenster-Rückstell-lmpuls« RS (Fig. 3) fällt ebenfalls mit der Rückflanke 64 ab, um die Decodierschaltung 40 rückzustellen. Wenn der Rückstellimpuls /?5die Decodierschaltung 40 rückstellt, dann ist das Sign?.! auf der ID-Abschaltleitung 44 (Fig. 4) ebenfalls auf .iiedrigen Pegel abgefallen, wodurch die Übertragung von Daten zu anderen peripheren Einheiten ermöglicht wird. Die Ausgabe von Daten ist nunmehr beendet und die Verarbeitungseinheit 12 wird in den Start-Zustand (Schritt 70 in Fig. 2) zurückgestellt, was auch durch die Speicherstelle X IM in Tabelle I dargestellt wird.

Bei dem in Fig. 3 dargestellten Ausführungsbeispiel ist die Steuerschaltung, welche innerhalb der gestrichelten Linien 72 dargestellt ist, in der peripheren Einheit, welche in diesem Falle die Einheit ID1 ist. Eine herkömmliche Steuerschaltung 74, die in F i g. 3 als einzelner Block dargestellt ist, ist den Einheiten ID 2, ID 3 usw. zugeordnet, um in herkömmlicher Weise mit dem Rechnersystem 48 zusammenzuarbeiten. Falls &s erwünscht oder erforderlich ist, daß eine oder mehrere der Einheiten ID 2, ID 3 usw. ebenfalls in der kontinuierlichen Übertragungs-Arbeitsweise gemäß der Erfindung arbeiten sollen, dann kann die Steuerschaltung ''4 für die betreffende Einheit durch eine der Schaltung 72 entsprechende Steuerschaltung ersetzt werden. Selbstverständlich hat jede zusätzliche periphere Einheit, die in der kontinuierlichen Übertragungsbetriebsweise arbeiten soll, ihren eigenen Code, wie der auf der gedruckten Schaltungskarte 42 realisierte, und besitzt ferner eine der Leitung 44 entsprechende ID-Abschaltleitung, um die übrigen nicht ausgewählten Einheiten unu irksam zu machen.

Während die Übertragung von Wörtern beschrieben •vurde, die aus zwei Acht-Bit-Bytes oder 16 Bits bestehen, muß darn, wenn dreieinhalb solcher Wörter zu übertragen sind, eine Zählung von 4 (Wörtern) in die Speicherstelle XX9\ geladen werden.

Die Schieberegister SR 1 und SR 2 in F i g. 3 und das Schieberegister SR 3 (nicht gezeigt, jedoch identisch zu den Schieberegistern 5Rl und 5R2) stellen die Einrichtungen zur Aufnahme der Daten in der ausgewählten Einheit, wie beispielsweise der Einheit ID 1, dar. Selbstverständlich können diese Schieberegister auch durch herkömmliche Multiplex-Schaltungen zur Aufnahme der für die verschiedenen peripheren Einheiten in F i g. 3 benötigten Daten ersetzt werden. Da solche Maßnahmen jedoch bekannt sind, werden sie nicht im einzelnen beschrieben. Die Daten in den Schieberegistern 5Rl, 5R2 usw. können über Leitungen 60 in Verbindung mit einem Datenausgabetaktsignal auf einer Leitung 62 ausgegeben werden.

Hierzu 4 Blatt Zeichnungen

Claims

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ist _tumj d.a.ß dj<> ' AlWfthl

uh'd die gepaniiten peripheren Emherten verbindenden gemeinsamen Datep^eiffingen'zimjQbertragung von¹Datensignaleri,weIche;DatenIeitungeji getrennt von "den - Adressenleitungen 'verlaufen, d a du r cb ₅gekLennz^ceich*nVt, '· ^X-

daß e&ie Zälileinrichtuhf (52^58) vorgesehen ist, in _t welche,; wie an sich rb'ekannt, "zu,' Beginn der ' D'atenubertragung die Anzahl der,zu übertragenden batenwörtergeladen wirä, weiche Zähleinrichtung (52,58) $i Abhängigkeit von .dec Übertragung jedes Datenwortes um einen Zählschritt zurückgeschaltet wird und welche nach Beendigung der Übertragung der dem Zählwort entsprechenden Anzahl von Datenworten ein Beendigungssignal erzeugt,
daß die Adressenleitungen (38) zusätzlich zu den Datenleitungen (54) selektiv zur Übertragung von Datensignalen benutzbar sind,
daß in jeder peripheren Einheit Abschaltmittel (40, 44) zum Unwirksammachen nicht ausgewählter anderer peripherer Einheiten vorgesehen sind und
daß durch ^.as von der in jeder peripheren Einheit enthaltenen Zähleinrichtung (52, 58) erzeugte Beendigungssignal die Unwirksamkeit der nicht ausgewählten peripheren Einheit beendet wird.
2. Schaltungsanordnung nactr Anspruch 1, dadurch gekennzeichnet daß die ausgewählte periphere Einheit eine Decodiereinrichtung (40) enthält welche in Abhängigkeit von durch die zentrale Verarbeitungseinheit (48) gelieferte Steuersignale die Zähleinrichtung (52) wirksam macht und daß die Decodiereinrichtung (40) ein Abschaltsignal (44) an die nicht ausgewählten peripheren Einheiten (z. B. ID 2, ID 3) anlegt
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Decodiereinrichtung (40) während der Übertragung der Datenwörter ein Antwortsignal (46) zu der zentralen Verarbeitungseinheit (48) überträgt
4. Schaltungsanordnung nach den Ansprüchen 2 oder 3, dadurch gekennzeichnet, daß die ausgewählte periphere Einheit mehrere Speichereinrichtungen (SR 1, SR2) enthält, die mit den Adressenleitungen (38) und den Datenleitungen (54) gekoppelt sind und jeweils eines der Datenwörter zu speichern vermögen, und daß die Speichereinrichtungen (SR 1,5/22) in Abhängigkeit von entsprechenden Zählwerten der Zähleinrichtung (52) wirksam gemacht werden.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Speichefeinrichtungen (SR 1, SÄ 2) durch entsprechende Paraüel-zu-Serje-Schieberegister (SRX, SR 2 usw.) gebildet werden, welche entsprechende parallele Eingänge aufweisen, die mit den Adressenleitungen (38) und den Datenleitungen (54) verbunden sind.
6. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß did zentrale Verarbeitungseinheit (48) eine n-Bit-Verar-Die Erfindung betrifft eine Schaltungsanordnung zur < Steuerung der Datenübertragung zwischen einer

,'5 zentralen Verarbeitüngseinheit und einer Mehrzahl peripherer Einheiten gemäß dem · Oberbegriff des Patentanspruchs 1. , ,

Eine derartige Schaltungsanordnung ist beispielsweise aus dem Buch ^Minicomputers and Microprocessors«

von M. Healey, Hodder and Stougtilon, London, 1976, Seiten 101 -102, insbesondere F i g. 3.8 bekannt Bei der bekannten Schaltungsanordnung wird eine periphere Einheit durch die zentrale Verarbeitungseinheit immer dann adressiert, wenn Daten zu der peripheren Einheit zu übertragen sind. Mit anderen Worten wird, wie später noch im einzelnen zu erläutern ist, jedes Wort zu der peripheren Einheit unter Verwendung eines getrennten .Befehl? übertragen, der die Adresse der in Frage kommenden peripheren Einheit enthält Hier-

durch ergibt sich der Nachteil, daß die Datenübertragungsgeschwindigkeit erheblich beschränkt wird.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der vorstehend angegebenen Art so auszubilden, daß eine höhere Datenübertragungsgeschwindigkeit verglichen mit derjenigen der bekannten Anordnung erreicht werden kann.

Die erfindungsgemäße Schaltungsanordnung besitzt

die Merkmale des Kennzeichens des Patentanspruchs 1.

Es sei noch auf die Veröffentlichung »Model 70,

User's Manual Supplement«, INT2RDATA INC. 1972, Seiten 55 bis 53 verwiesen. Diese Druckschrift offenbart einen sogenannten Sdektorkanal, d. h. eine Anordnung, bei der eine Blockdatenübertragung zwischen einem Verarbeitungsspeicher und einer peripheren Einheit durchgeführt wird. Die Speicherstartadresse wird in ein Adressenregister und die Speicherendadresse in ein Endadressenregister geladen. Nach der jeweiligen Übertragung eines Datenbytes an die periphere Einheit wird das Adressenregister um einen

Zählschritt weitergeschaltet und sein Inhalt mit dem Endadressenregister verglichen. Bei Übereinstimmung wird ein »Endedatenübertragung«-Signal erzeugt. Diese Druckschrift zeigt jedoch nicht die Verwendung von Adressenleitungen für die peripheren Einheiten getrennt von Datenleitungen für die peripheren Einheiten wie es bei der erfindungsgemäßen Schaltungsanordnung der Fall ist

Durch Verwendung von Adressenleitungen für die Datenübertragung zusätzlich zu den Datenleitungen und den Einsatz der Zähleinrichtung zur Steuerung der Übertragungsperiöde für eine angewählte periphere Einheit kann eine wesentlich höhere Datenübertragungsgeschwindigkeit erzielt werden.
Bevorzugte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung wird nachstehend anhand der Zeichnungen beschrieben. In diesen zeigt