DE3232600C2 - - Google Patents

Description

Die Erfindung betrifft ein Zeit-Raum-Zeit-Durchschaltnetzwerk nach dem Oberbegriff des Anspruchs 1.

Bei einem Zeit-Durchschaltnetzwerk führen mehrere Eingangsleitungen Rahmen von PCM-Wörtern, welche auf eine Vielzahl von Ausgangsleitungen geschaltet werden. Typischerweise ist das Signal in jeder Leitung aufgebaut aus einer Folge von Rahmen, wobei jeder Rahmen unterteilt ist in 32 Zeitkanäle und jeder Rahmen gebildet wird durch ein aus 8 Bits bestehendes PCM-Wort. Eine standardisierte Rahmenfrequenz beträgt 8 kHz, was dazu führt, daß über jede Leitung 2,048 Megabits pro Sekunde übertragen werden können. Die Aufgabe des Durchschaltnetzwerks besteht darin, irgend einen der 32 Eingangskanäle irgendeiner Eingangsleitung auf irgendeinen Ausgangskanal irgendeiner Ausgangsleitung zu schalten.

Ein Zeit-Raum-Zeit-Durchschaltnetzwerk ist beispielsweise beschrieben in der US-PS 40 93 827. PCM-Signale in Serienform in jeder der Eingangsleitungen werden durch einen Eingangsdatenmanipulator in parallele Form überführt und in einem Schieberegister gespeichert. Zu jedem Bitzeitpunkt wird der Inhalt jedes Schieberegisters, wo die Daten parallel gespeichert sind, in eine Sprachspeicher übergeben. Jedes PCM-Wort wird im Sprachenspeicher an einer Speicherstelle gespeichert, die der Eingangsleitung entspricht, von welcher das Wort kommt. Die Folge wird durch einen Rahmen bestimmt. Demgemäß ist der Sprachspeicher aufgebaut aus 32 Rahmen · 8 Leitungen = 256 Wörter von jeweils 8 Bits. Die Adresse jedes der Wörter wird also dargestellt durch ein 8-Bit-Wort, dessen letzte drei Bits die Eingangsleitung und dessen vordere 5 Bits die Rahmenzahl darstellen.

In einem Adressenspeicher wird die Ausgangsadressenfolge gespeichert. Die Adressen der Wörter, welche auszugeben sind, sind darin in aufeinanderfolgenden Stellen gespeichert, welche die Ausgangsfolge repräsentieren. Diese Adressen werden aufeinanderfolgend ausgegeben und an die Ausgabeadresseneingänge des Sprachspeichers angelegt. Hierdurch werden die gespeicherten PCM-Wörter in paralleler Form ausgegeben und zwar in einer neuen Schaltfolge an einen Ausgangsschaltkreis, der sie von paralleler Form in Serienform überführt und sie an eine Vielzahl von Ausgangsleitungen anlegt.

Dieses vorbeschriebene Durchschaltnetzwerk ist insbesondere geeignet zum Schalten einer PCM-kodierten Sprache von einer Vielzahl von Eingangsleitungen auf eine Vielzahl von Ausgangsleitungen. Hierbei kann eine Vielzahl von Eingangsleitungen auf eine Vielzahl von Ausgangsleitungen geschaltet werden, wobei beispielsweise jede Eingangsleitung 32 serielle PCM-Kanäle aufweist. Hierbei werden jedoch lediglich PCM-kodierte Wörter von den Eingangsleitungen geschaltet. Zur Steuerung von mehreren Netzwerken ist jedoch eine zusätzliche Steuerschaltung erforderlich, welche über Datenbusse mit den verschiedenen Netzwerken verbunden ist. Hierdurch wird der Verdrahtungs- und Schaltungsaufwand erhöht und kompliziert, was auch insbesondere für die Zeitsteuerung gilt, da durch die gesamte Schaltung hindurch die PCM-Wörter sehr sorgfältig getaktet werden müssen.

Bei dem Durchschaltnetzwerk nach der DE-PS 28 57 028 erfolgt der Austausch der Steuersignale zwischen den Steuereinheiten über Sender, Wählermodule und Empfänger unter Verwendung von den Steuersignalen fest zugeordneten Zeitschlitzen. Hierbei erzeugt die sendende Steuereinheit in einem ersten Zeitschlitz ein Rufsignal, das an die empfangende Steuereinheit adressiert ist. Die Adresse bestimmt auch den die Verbindung herstellenden Wählermodul. Das Rufsignal wird von der empfangenden Steuereinheit während eines weiteren Zeitschlitzes quittiert, worauf dann die sendende Steuereinheit in einem vorgegebenem Zeitschlitz das Steuersignal übermittelt, das beim Empfang von der empfangenden Steuereinheit in einem weiteren Zeitschlitz quittiert wird.

Dies bedeutet, daß stets nur ein bestimmter vorgegebener Zeitschlitz für die Übertragung der Steuerinformation zur Verfügung steht und für das vorausgehende Rufsignal und das vorausgehende und das nachfolgende Quittungssignal weitere Zeitschlitze belegt werden. Eine solche Arbeitsweise ist unflexibel, insbesondere in Zeiten eines starken Auftretens von Steuersignalen.

Die DE-AS 24 22 622, die das Durchschaltnetzwerk nach dem Oberbegriff des Anspruches 1 zum Inhalt hat, befaßt sich mit dem Schlupf bei assynchron betriebenen Vermittlungsstellen. Die Nutzsignale werden über Eingangsleitungen einem Konverter zugeführt, der sie vom Serien- in ein Parallelformat umsetzt und diese dann in einem Sprachspeicher gespeichert werden. Das Ein- und Auslesen bei diesen Speichern erfolgt durch einen Umlaufspeicher. Bevor die Nutzinformationen über einen Demultiplexer auf die Ausgangsleitungen ausgegeben werden, gelangen sie über den Demultiplexer zu einer Schaltung, wo zur Beseitigung der Schlupfeffekte und damit zur Anpassung der ankommenden Bitgeschwindigkeit an die abgehende Bitgeschwindigkeit Füllinformationen zugegeben oder beseitigt werden. Über die Verarbeitung der Steuersignale bei diesem Durchschaltnetzwerk ist nichts ausgesagt.

Es besteht die Aufgabe, das eingangs genannte Durchschaltnetzwerk so auszubilden, daß Steuersignale auf flexible Weise über PCM-Leitungen übertragen werden können, ohne daß der Mikroprozessor bezüglich der Kanalzeit betroffen ist und hierbei die Steuersignalinformationen nach Möglichkeit komprimiert sind.

Gelöst wird diese Aufgabe mit den kennzeichnenden Merkmalen des Anspruches 1. Vorteilhafte Ausgestaltungen sind den Unteransprüchen entnehmbar.

Mit dem Durchschaltnetzwerk ist es möglich, zwischen den Steuerschaltungen der einzelnen Netzwerke Steuersignale auszutauschen. Die Steuersignale können hierbei von der Steuerschaltung eines Netzwerks erzeugt und an die Steuerschaltung des nächsten Netzwerks übertragen werden oder es ist möglich, ankommende Steuersignale durch das Netzwerk zu leiten und sie der Steuerschaltung eines nachfolgenden Netzwerks zuzuführen. Im Gegensatz zum Stand der Technik nach der US-PS 40 93 827 ist es für die Steuerschaltung, welche aus einem Mikroprozessor besteht, möglich, die ankommenden Signale zu lesen, die dann beispielsweise zur Steuerung der Steuerschaltung dienen. Die Steuerschaltung selbst kann Datensignale erzeugen, die den Ausgangsleitungen zugeführt werden. Die Steuerschaltung wird damit zu einem interaktiven Terminal, welche nicht nur das eigene Netzwerk steuert sondern mit anderen Steuerschaltungen und mit Teilnehmeranschlüssen kommunizieren kann. Die Steuerschaltung hat hierbei Zugriff auf eigene oder entfernte Daten oder Programme. Die Kommunikation von Computer zu Computer wird hierdurch wesentlich erleichtert.

Die Steuerschaltung ist hierbei in der Lage, Periphergeräte direkt zu steuern. Die Taktung dieser Steuersignale ist hierbei so gewählt, daß keine weiteren Schaltkreise erforderlich sind als diejenigen, welche nachfolgend beschrieben werden. Das Netzwerk gem. der nachfolgenden Beschreibung kann ausgebaut oder verändert werden, ohne daß es erforderlich ist, die Taktung der Signale durch die Netzwerkfolge zu verändern.

Hierbei ist ein Schaltkreis vorgesehen, der zum Empfang von Steuersignalen von einer Vielzahl von Steuerleitungen dient. Diese Steuersignale bestehen aus Adressen- und Datenbits. Ein Verbindungsspeicher speichert die Datenbits an Speicherstellen, welche durch die Adressenbits bestimmt werden. Der Verbindungsspeicher wird in Aufeinanderfolge abgelesen, wodurch ein Datenwort ausgegeben wird, welches aus mehreren parallelen Bits besteht. Zwei Eingänge eines Multiplexers sind mit ihm verbunden, wobei einem Eingang die Ausgangssignale des Datenspeichers und dem anderen ein erster bestimmter Teil des Datenworts zugeführt werden. Ein zweiter bestimmter Teil des Datenworts wird einem Schaltkreis zugeführt, der den Steuereingang des Multiplexers steuert, so daß der Multiplexer veranlaßt wird, entweder Signale vom Datenspeicher oder den ersten Teil des Datenworts während Zeitperioden auszugeben, die bestimmt werden durch den zweiten Teil des Datenworts. Die vom Multiplexer ausgegebenen Signale werden einem Konverter zugeführt, der diese von paralleler Form in serielle Form überführt und sie an mehrere Ausgangsleitungen anlegt. Bevorzugt ist mit jeder Ausgangsleitung der Ausgang eines drei Schaltzustände aufweisenden Gatters verbunden. Diese Gatter werden gesteuert durch einen dritten Teil des Datenworts vom Verbindungsspeicher, wodurch der Übertragungszustand jeder Ausgangsleitung während irgendeines Zeitintervalls gesteuert werden kann.

Ein Ausführungsbeispiel wird nachfolgend anhand der Zeichnungen näher erläutert. Es zeigt

Fig. 1 und 1A ein Blockdiagramm des Durchschaltnetzwerks;

Fig. 2A ein Signalzeitdiagramm;

Fig. 2B die Draufsicht auf ein Chip, in welchem die Schaltkreise gem. Fig. 1 unterbringbar sind;

Fig. 3A und 3B Zeitdiagramme der in der Schaltmatrix auftretenden Signale und ihre Verarbeitung;

Fig. 4 der Aufbau des verwendeten Schnittstellenschaltkreises;

Fig. 5A + 5B den Aufbau der Eingangsschaltkreise;

Fig. 6A + 6B den Aufbau der Ausgangsschaltkreise;

Fig. 7 den Aufbau des Datenspeichers und des Eingangsmultiplexers und

Fig. 8A + 8B den Aufbau des Verbindungsspeichers und weitere damit zusammenhängender Schaltkreise.

Mehrere Eingangsleitungen, typischerweise acht Leitungen mit der Bezeichnung PCMIN 0 bis PCMIN 7 für zeitmultiplexe Eingangssignale sind verbunden mit einem Eingangsdatenmanipulator, welcher in zwei Abschnitte 101 A und 101 B unterteilt ist. Die Daten jeder Eingangsleitung weisen ein Reihenformat entsprechend Fig. 2A auf, wobei die Zeitfolge T der Daten unterteilt ist in Rahmen 201 und jeder Rahmen wiederum unterteilt ist in 32 Kanäle 202 und jeder Kanal unterteilt ist in ein 8 Bit aufweisendes Datenwort 203. In den Manipulatoren 101 A und 101 B werden die Signale jedes Kanals umgesetzt von der Reihenform in eine Parallelform. Die resultierenden Signalfolgen werden über eine 8-Bit-Parallelleitung von jedem Manipulator dem Dateneingang D zweier Datenspeicher 102 A und 102 B zugeführt, welche insgesamt als Speicher 102 bezeichnet werden. Dieser Schaltungsteil entspricht demjenigen der US-PS 40 93 827. Die Zeitfolge der Speicherung dieser Daten im Datenspeicher 102 wird gesteuert durch die Eingabesteuerlogik 103 A bzw. 103 B. Die Steuerlogik 103 A und 103 B selbst werden gesteuert über die Leitung SDMW und den Taktanschluß C 244, über welche jeweils Taktsignale zugeführt werden, welche im Taktgenerator 118 (Fig. 1A) erzeugt werden. Der Speicherteil kann eine kombinierte Baueinheit sein, wie auch die Eingangsdatenmanipulatoren und die Eingabesteuerlogik. Der Datenspeicher beispielsweise weist eine Speicherkapazität von 256×8 auf zur Speicherung eines Rahmens jeder der acht Eingangsleitungen. Die dort auftretenden Datenreihen weisen eine Frequenz von 2,048 MHz auf.

Der Ausgang Q des Datenspeichers 102 ist über eine 8-Bit- Parallelleitung und über einen noch zu beschreibenden Schaltkreis verbunden mit einem Ausgangsdatenmanipulator 104. Dieser führt eine Umsetzung der parallelen Daten in Reihendaten durch. Der Manipulator 104 wird gesteuert durch Signale an seinen Anschlüssen I/PCLK, O/PCLK und O/PLD. Dort treten Eingangs- und Ausgangstaktsignale und Ausgangslastzeitsignale auf, d. h. I/PCLK, O/PCLK und O/PLD.

Die 8-Bit-Ausgangsleitungen 105 sind verbunden mit einer entsprechenden Zahl von Schaltern oder Treibern 106 mit drei Schaltzuständen, deren Ausgänge verbunden sind mit einer Gruppe von acht Ausgangsleitungen PCMAUS 0 bis PCMAUS 7. Dort treten die multiplexen Ausgangssignale auf.

Ein 256×11 Bit Verbindungsspeicher, der aufgeteilt ist in einen 8-Bitteil 107 A und in einen 3-Bitteil 107 B, ist mit seinen 8 Bit parallelen Dateneingängen D verbunden mit einer Datenquelle, bestehend aus einem Schnittstellenschaltkreis 117 (Fig. 1A), der verbunden ist mit einem nichtdargestellten Mikroprozessor. Die 8 parallelen Adresseneingänge AD sind mit dem Ausgang eines 2 : 1-Multiplexers 108 verbunden. Dieser weist zwei 8-Bit-Paralleleingänge auf. Einer dieser Eingänge ist unterteilt in zwei Gruppen. Eine dient zum Empfang von Adressen auf 5 parallelen Leitungen A (4-0) und eine zum Empfang von Adressen auf 3 parallelen Leitungen CAR (2-0), verbunden mit einem Mikroprozessor über den Schnittstellenschaltkreis 117. Der andere 8-Bit-Paralleleingang ist verbunden über die Leitungen CMRAC (7-0) mit einer Taktquelle. Eingabesteuerlogikschaltkreise 109 A und 109 B sind mit ihren Ausgängen verbunden mit den Eingabeanschlüssen W der entsprechenden Verbindungsspeicher 107 A und 107 B. Deren Eingangstaktsignale treten in Leitungen CCMLBW, SCR/ und CLK 244 auf.

Die 8 und die 3 parallelen Ausgangsleitungen von den Ausgängen Q der Verbindungsspeicher 107 A und 107 B sind verbunden mit den Dateneingängen von zwei entsprechenden Verbindungsspeicherdatenregistern 110 A und 110 B. Die Ausgangsleitungen der Verbindungsspeicher 107 A und 107 B sind weiterhin verbunden mit den Eingängen CMD (7-0) und CMD (10-8) des Schnittstellenschaltkreises, der seinerseits mit einem Mikroprozessor verbunden ist.

Die mit den Ausgängen Q des Datenspeichers 102 verbundenen Leitungen führen zu den Anschlüssen DMD (7-0) des Schnittstellenschaltkreises 117.

Die Ausgangsbits 0 bis 7 des Verbindungsspeicherdatenregisters 110 A liegen an entsprechenden 8-Bit-Paralleleingängen von Multiplexern 110 und 111. Der zweite 8-Bit- Eingang des Multiplexers 110 ist verbunden mit dem Ausgang Q des Datenspeichers 102. Der 8-Bit-Parallelausgang des Multiplexers 110 ist verbunden mit dem Eingang des Ausgangsdatenmanipulators 104. Sieben der acht parallelen Ausgangsbits des Multiplexers 111 werden dem Adresseneingang AD des Datenspeichers 102 zugeführt, während das achte Bit am Einschalteingang für den Ausgang (O/E) anliegt und zwar bezüglich des Speicherteils 102 B über einen Inverter 119. Ein zweiter 8-Bit-Paralleleingang des Multiplexers 111 ist verbunden mit dem Adressenausgang A (4-0) und dem Speicheradressenausgang CAR (2-0) des Schnittstellenschaltkreises 117. Ein dritter 7-Bit-Paralleleingang ist über die Leitung DMWAC (6-0) mit dem Taktgenerator 118 verbunden.

Die Ausgangsbits (8 bis 10) des Verbindungsspeicherdatenregisters 110 B werden dem 3-Bit-Paralleleingang CMDR 10 des ODER-Gatters 112 zugeführt. Der zweite Eingang des ODER-Gatters 112 ist verbunden mit der Leitung CAR 7, welche zum Schnittstellenschaltkreis 117 führt. Der Ausgang des ODER-Gatters 112 ist verbunden mit dem Umschalteingang des Multiplexers 110, wodurch bestimmt wird, welche der Eingänge des Multiplexers verarbeitet wird.

Die Ausgangsleitung des Verbindungsspeicherdatenregisters 110 B, bei der die Bits 8 und 9 auftreten, ist verbunden mit einem Zeitregister 113. Diese Bits gelangen sodann zu dem logischen Schaltkreis 120, von wo eine 1-Bit- Ausgangsleitung verbunden ist mit dem Eingang eines Serien-Parallelkonverters 114. Die Ausgangsleitung des Zeitregisters 113, wo das Bit 9 auftritt, weist eine Abzweigung XC auf, welche zur Steuerung externer Schaltkreise dient. Die Leitungen CAR 6 und CAR 5 vom Schnittstellenschaltkreis 117 sind verbunden mit dem logischen Schaltkreis 120.

Die Reihenbits am Ausgang des Verbindungsspeicherdatenregisters werden vom Konverter 114 in parallele Form überführt und diese parallelen 8 Bits vom Ausgang Q des Konverters 114 werden dem Ausgangssteuerregister 115 zugeführt. Die Ausgangsleitungen ODC (7-0) vom Register 115 sind verbunden mit entsprechenden Eingängen eines Ausgangssteuerlogikschaltkreises 116, wobei in diesen Leitungen die Ausgangssteuersignale auftreten. Zum Steuerlogikschaltkries 116 führt weiterhin eine Ausgangseinschaltleitung ODE, wodurch von einem externen Schaltkreis der Ausgang des drei Schaltzustände aufweisenden Treibers 106 in einem besonderen Schaltzustand geschaltet werden kann. Die Ausgangsleitungen des Ausgangssteuerlogikschaltkreises 116 sind verbunden mit den Steuereingängen des Ausgangstreiberschaltkreises 106.

Der Schnittstellenschaltkreis 117 stellt die Verbindung der vorbeschriebenen Schaltung zu einem Mikroprozessor über die bekannten Leitungen E, R/, MR, CE, die Adressenleitungen A (5-0) und die Datenbusleitungen D (7-0) her. Die Eingänge des Schnittstellenschaltkreises 117 sind die Ausgabeleitungen DMD (7-0) des Datenspeichers, wobei es sich um 8 Leitungen handelt und die Datenausgabeleitungen CMD (7-0) und CMD (10-8) vom Verbindungsspeicher. Es handelt sich hierbei um insgesamt 11 Leitungen. Die Ausgangsleitungen vom Schnittstellenschaltkreis 117 sind die Eingabebefehle abgebenden Leitungen CCMLBW und CCMHBW, 5 Adressenbitleitungen A (4-0), Steueradressenregisterbitsleitungen CAR (2-0) und CAR (7-5) zum Festlegen der Verbindungsspeicheradressen und 8 Leitungen CD (7-0), welche die Verbindungsspeichereingangsdaten festlegen.

Beim Stand der Technik nach der US-PS 40 93 827 werden die in den Leitungen PCMIN 0- PCMIN 7 erhaltenen Eingangssignale umgesetzt von Reihensignale in Parallelsignale in einem entsprechendem Konverter, welcher den Eingangsdatenmanipulatoren 101 A und 101 B entspricht. Die parallelen Daten werden sodann in einen Sprachspeicher eingegeben, welcher dem Datenspeicher 102 entspricht. Ein Adressenspeicher, entsprechend dem Verbindungsspeicher 107, speichert die Adressen der an einem Konverter auszugebenden Datenwörter, wobei dieser Konverter die parallelen Daten in Reihendaten überführt und wobei dieser Konverter dem Datenmanipulator 104 entspricht. Die Seriendaten werden sodann direkt den Ausgangsleitungen PCMAUS 0- PCMAUS 7 zugeführt.

Der Mikroprozessor hat sowohl Ausgabezugriff zum Datenspeicher 102 als auch Ausgabe- und Eingabezugriff zum Verbindungsspeicher 107. Während der Datenspeicher 102 einen Rahmen von 8 Bitwörtern speichert, welche ihm von den 8 Serieneingängen zugeführt werden, können irgendwelche dieser Daten vom Mikroprozessor abgelesen werden. Dies erfolgt über den Ausgang des Datenspeichers 102, und zwar vom Speicherteil 102 A über die Ausgangsleitungen DMD (7-0), welche zum Eingang des Schnittschaltkreises 117 führen. Die in den PCM-Eingangsleitungen auftretenden Signale können somit vom Mikroprozessor gelesen werden.

Der Mikroprozessor kann über die Datenleitungen CD (7-0) Daten in den Verbindungsspeichern 107 eingeben, und zwar in Adressen, welche bestimmt werden durch Signale in den Leitungen A (4-0) und CAR (2-0), welche zum Multiplexer 108 führen. Der Mikroprozessor kann den Inhalt des Verbindungsspeichers ablesen über die Leitungen CMD (7-0), welche vom Ausgang des Verbindungsspeichers 107 A zu den entsprechenden Eingängen des Schnittschaltkreises 117 führen.

Der Mikroprozessor kann weiterhin Signale direkt in die Ausgangsleitungen PCMAUS 0-PCMAUS 7 geben, was wie folgt geschieht: Signale vom Verbindungsspeicher werden zeitweilig gespeichert in den Datenregistereinheiten 110 A und 110 B. Der signifikanteste 8-Bit-Ausgang vom Verbindungsspeicherdatenregister 110 A in der Leitung CMDR (7-0) wird an einen der Paralleleingänge des Multiplexers 110 gelegt, während die Ausgangsbits des Datenspeichers 102 angelegt werden an dessen anderen Eingang. Da das Bit 10 vom Datenregister 110 B zusammen mit dem Bit der Leitung CAR 7 vom Mikroprozessor bestimmt, welche der beiden Gruppen von Eingängen des Multiplexers 110 von diesem ausgegeben werden zum Ausgangsdatenmanipulator 104 und damit zu den PCM-Ausgangsleitungen, ist klar, daß der Mikroprozessor seine eigenen Signale einsetzen kann in die Ausgangsleitungen anstelle eines PCM-Wortes vom Datenspeicher 102.

Wie schon zuvor erwähnt, können die nach einer bestimmten Matrix im Datenspeicher 102 gespeicherten Sprach- oder Datensignale vom Ausgang des Datenspeichers 102 über die Leitungen DMD (7-0) über den Schnittstellenschaltkreis 117 vom Mikroprozessor gelesen werden. Damit wird eine Kommunikation von Mikroprozessor zu Mikroprozessor wesentlich erleichtert.

Die im Datenspeicher 102 gespeicherten Daten werden den PCM-Ausgangsleitungen im Zeitschlitzverfahren zugeführt, wobei Leitung und Zeitschlitz bestimmt werden durch Adressen mittels Signale, welche im Verbindungsspeicher 107 A gespeichert werden. Diese Signale werden dem Multiplexer 111 eingegeben über das Verbindungsspeicherdatenregister 110 A und die 8 Parallelbitleitungen CMDR (7-0). Zusätzlich kann der Mikroprozessor direkt Substitutsworte bestimmen, welche vom Datenspeicher 102 ausgegeben werden sollen, was mittels des Multiplexers 111 erfolgt, an dem angeschlossen sind die Speicheradressenleitungen CAR (2-0) und A (4-0). Eine dritte dem Multiplexer 111 zugeführte Signalart tritt in der Taktsignalleitung DMWAC (6-0) auf, welche verbunden ist mit dem Taktgenerator 118 nach Fig. 1A.

Der Mikroprozessor kann ein 11-Bitwort (Bits 0 bis 10) in die Verbindungsspeicher 107 A und 107 B eingeben und zwar an Adressen, welche bestimmt werden durch Signale in den Leitungen CAR (2-0) und A (4-0) zu Zeitpunkten, welche durch die Eingabesteuerlogikschaltkreise 109 A und 109 B bestimmt werden, welche Eingabebefehle an die zugeordneten Speicher geben. Das Bit 10 des Verbindungsspeichers wird dazu benutzt, daß entweder der Datenspeicher oder die Bits 7-0 des Verbindungsspeichers als Quelle für das 8-Bit-Datenwort dienen, welches an den Serienausgangsleitungen auftritt. Im einen Schaltzustand des Bits 10 werden die Bits 7-0 als Wort über die Leitungen CMDR (7-0) und den Multiplexer 110 dem Ausgangsdatenmanipulator zugeführt. Im anderen Schaltzustand wird ein ausgewähltes 8-Bit-Wort der 256 im Datenspeicher gespeicherten Worte während der entsprechenden Kanalzeit dem Ausgangsdatenmanipulator zugeführt. Wie schon zuvor beschrieben, wandert das Bit 10 durch das ODER- Gatter 112, welches den Schaltzustand des Multiplexers 110 bezüglich dessen Eingang bestimmt, wodurch bestimmt wird, welche Daten durch den Multiplexer dem Ausgangsmanipulator 104 zugeführt werden.

Das Bit 9 des Verbindungsspeichers wird dazu verwendet, einen externen Schaltkreis zu steuern. Dieses Bit wird vom Verbindungsspeicherdatenregister 110 B empfangen, bezüglich der Phase korrigiert im Zeitregister 113 mittels des Taktsignals C 488 und tritt in der Leitung XC zur Steuerung eines externen Schaltkreises auf.

Das Bit 8 wandert vom Verbindungsspeicherdatenregister 110 B durch das Zeitregisters 113 und durch den logischen Schaltkreis 120 zum Konverter 114, wo Folgebits vom Konverter 114 umgesetzt werden in 8 parallele Bits, welche gespeichert werden im Ausgangssteuerregister 115. Dessen Ausgangssignal wird dem Ausgangssteuerlogikschaltkreis 116 zugeführt, von wo es angelegt wird an die Gatter der drei Schaltzustände aufweisenden Ausgangstreiberschaltkreise 106. Die Übertragung und die Ausgangsimpedanzzustände der Treiber für die entsprechenden Ausgangsleitungen wird hierdurch bestimmt.

Wenn das Bit 10 den Schaltzustand 0 aufweist, dann bestimmen die Bits 7-0 des Verbindungsspeichers, welches der Datenspeicherworte an die Ausgangsleitungen auszugeben ist, wobei diese Bits einer Verbindungsspeicherstelle entsprechen, während der Kanalzeit, welche der Verbindungsspeicherstelle entspricht. Beträgt also das Bit 10 gleich 0, dann stellen die Bits 7-0 ein Adressensignal dar, welches über die Leitung CMDR (7-0) über den Multiplexer 111 an den Eingang AD des Datenspeichers 102 gelangen.

Ist der Schaltzustand des Bits 10 gleich 1, dann sind die Bits 7-0 des Verbindungsspeichers das Datenwort, welches über die Ausgangsleitungen ausgegeben wird und welches der Verbindungsspeicherstelle entspricht während der Kanalzeit, welche der Verbindungsspeicherstelle entspricht. Dieses Wort wandert durch den Multiplexer 110 wie zuvor beschrieben.

Der Mikroprozessor liest die Daten der Eingangsleitungen vom Datenspeicher ab, ohne selbst bezüglich des Rahmens, Kanals, der Bitzeit und der Reihen-Parallelumwandlung betroffen zu sein. Beim Einlesen in den Verbindungsspeicher kann der Mikroprozessor Datenworte über die Ausgangsleitungen übermitteln, ohne selbst bezüglich der Taktung und der vorgenannten Umsetzung betroffen zu sein.

Bevor der Schaltungsaufbau weiter erläutert wird, sollen die allgemeinen Aspekte der Arbeitsweise erläutert werden. Der Aufbau stellt ein Zeit-Raum-Zeit-Durchschaltnetzwerk bezüglich der Sprachen- und Datensignale dar. Der Aufbau erfolgt bevorzugt über integrierte CMOS-Schaltkreischips. Mit den Chips verbunden ist ein Taktgenerator, ein Mikroprozessor, Eingangs- und Ausgangsleitungen und ein Zeitrahmenimpulsgenerator. Ein standardisiertes Chip ist in Fig. 2B gezeigt.

Das in der Leitung FP auftretende Signal ist der Rahmenimpuls für die ankommenden Signale. In der Leitung C 244 tritt ein 244 Nanosekunden Taktimpuls auf. Die Leitungen S 10 bis S 17 sind die PCM-Serieneingänge 0-7, die Leitungen S 00-S 07 sind die PCM- Serienausgänge 0-7. Die Leitung ODE ist ein Ausgangstreibereinschalteingang von einer externen Steuerquelle, durch welche alle Ausgangstreiber ein- und ausschaltbar sind. Die Leitung XC ist ein externer Steuerausgang. Zur Verbindung mit dem Mikroprozessor dient die Leitung DS zur Datenabtastung, die Leitung R/W zur Ein- und Ausgabe, die Leitungen D 7-D 0 sind Datenleitungen und die Leitungen A 5-A 0 sind Adressenleitungen. DE dient zum Einschalten des Chips und DTACK dient zur Bestätigung der Datenübermittlung.

Das Taktsignal, welches beim Taktgenerator 118 dazu dient, alle anderen Synchronisationstakte zu erzeugen, wird über die Leitung C 244 angelegt.

Die Anschlüsse S 10-S 17 sind die acht Anschlüsse für die Eingangsleitungen. Die digitalen Reihensignale werden mit einer Frequenz von 2,048 Megabits pro Sekunde eingegeben und gespeichert im Datenspeicher 102, welcher 32 Byteblocks aufweist. Jeder Rahmenimpuls entspricht der Speicherung von 32 Bytes für jede der acht Eingangsleitungen. Die seriellen Daten werden in Bytes umgesetzt, wobei jedes Byte einer Kanalzeit entspricht.

Die Leitungen S 00-S 07 sind die acht Ausgangsleitungen des Chips. Es handelt sich wiederum um 8-Bit-Reihendaten mit einer Frequenz von 2,048 Megabits pro Sekunde. Der Ausgang wird kontinuierlich alle 125 Mikrosekunden erneuert, wenn die Ausgangstreiber eingeschaltet sind. Der Ursprung dieser Ausgangsdaten wird festgelegt durch den Mikroprozessor und zwar handelt es sich, wie bereits beschrieben, um Daten, welche von den Eingangsleitungen stammen oder um Daten, welche vom Verbindungsspeicher abgerufen wurden.

Die Leitung ODE ist ein Anschluß zum Einschalten oder Ausschalten der Ausgangstreiber. Der Zweck dieses Anschlusses besteht darin, Beeinflussungen zwischen den einzelnen Chips des Durchschaltnetzwerks zu vermeiden, deren Ausgänge zusammengeschaltet sind. Wird beispielsweise die Speisespannungsquelle angeschaltet, dann werden die Ausgangstreiber abgeschaltet, worauf dann der Mikroprozessor die Ausgänge in kontrollierter Weise zuschaltet.

Der externe Steueranschluß XC stellt den Ausgang des Bits 9 des Verbindungsspeichers 107 B dar. Dieses Bit wird vom Mikroprozessor geliefert und wird aktiv für irgendeine spezielle Leitung oder einen Kanalzeitschlitz. Die Hauptaufgabe besteht im externen Ansteuern einzelner Chips eines Durchschaltnetzwerks und zur Durchführung eines Schleifentestes.

Die Anschlüsse DS, R/W, DTACK und CE sind Anschlüsse, um das Chip mit einer Vielzahl von Mikroprozessoren zu verbinden.

Die Leitungen D 7-D 0 sind parallele Datenleitungen und dienen zur Eingabesteuerung und Dateninformation in das Chip. Die Leitungen A 5-A 0 sind sechs Adressenleitungen des Chips. Sie werden zur Adressierung und für Steuerinformationen benötigt.

Die Hauptbestandteile des Chips sind die Datenspeicher, welche im allgemeinen aus 32 Bytes bzw. Bitgruppen bestehen, von jeweils 8 Bits pro Bitgruppe für jede der acht Eingangsleitungen, dem Verbindungsspeicher, bestehend aus 32 Bytes mit 11 Bits pro Byte für jede der acht Leitungen und einem Adressenregister, welches anhand des Steuerschnittschaltkreises zu beschreiben ist.

Eine Einzelbeschreibung der Arbeitsweise wird vorgenommen in bezug auf die zuvor beschriebenen Schaltbausteine. Hierbei wird vorausgesetzt, daß es sich um integrierte LS-Schaltkreischips handelt. Zuerst wird die Taktgebung beschrieben.

Der Taktgenerator 118 gem. Fig. 1A erhält von einer externen Taktquelle Taktimpulse über den Anschluß C 244, welche einen Abstand von 244 Nanosekunden aufweisen, d. h. deren Zeitzyklus beträgt 244 Nanosekunden. Weiterhin wird an den Taktgenerator ein positiver Rahmenimpuls angelegt, der eine Impulsbreite von 244 Nanosekunden aufweist. Dieser Impuls beginnt bei jedem Rahmen. Der Rahmenimpuls liegt mittig zur Rückflanke des positiven Teils des C 244-Taktimpulses, d. h. mittig zum Taktzyklus. Die Länge des Rahmenimpulses entspricht daher einem kompletten Taktzyklus, d. h. seine Länge ist gleich einem Taktzyklus.

Von dem C 244-Taktsignal und vom Rahmenimpuls werden verschiedene Taktsignale abgeleitet und zwar an den Anschlüssen C 244, C 488, C 448-, C 976, C 976- und C 3904. Die Zahlenangaben entsprechen hierbei jeweils dem Zeitzyklus ausgedrückt in Nanosekunden. Die Angabe minus besagt, daß es sich um negative Impulse handelt. Keine Angabe hinter der Zahl, bedeutet, daß es sich um positive Impulse handelt.

Die Taktsignale werden nachfolgend anhand des Zeitdiagramms der Fig. 3A und 3B beschrieben.

In Fig. 3 ist linksseitig jeweils angegeben, welche Bedeutung die Darstellung hat. Die Zeitachse verläuft hierbei von links nach rechts, d. h. die dargestellten Kurven bewegen sich von rechts nach links.

Die oberste Kurve stellt den extern zugeführten Rahmenimpuls FP dar. Dieser Rahmenimpuls stellt den Bezugspunkt dar und weist eine Impulsbreite von 244 Nanosekunden auf. Der Mittelpunkt dieses Rahmenimpulses bildet die Rahmengrenze. Dieser Impuls erscheint am Rande jedes kompletten Rahmens und wird erzeugt von einer externen Taktquelle, welche nicht Teil der Erfindung darstellt.

Die nächst darunterliegende Kurve stellt das extern zugeführte Taktsignal C 244 dar. Dieses Signal weist eine Zykluszeit von 244 Nanosekunden auf und besitzt ein Tastverhältnis von 50%. Die Abfallflanke des positiven Teiles dieses Impulses liegt in der Mitte des Rahmenimpulses FP.

Die mit C 488 bezeichnete Kurve besteht aus Impulsen mit einer Zykluszeit von 488 Nanosekunden. Die Anstiegsflanke liegt in der Mitte des Rahmenimpulses.

Das Tastpausenverhältnis der Taktimpulse beträgt jeweils 50%.

Die nächste Kurvenform PCMIN (0-7) zeigt die Taktung jedes Bits in einer PCM-Eingangsleitung zu den Eingangsdatenmanipulatoren 101 A und 101 B. Jede Zeitperiode in dieser Kurve enthält ein Bit und erstreckt sich über 488 Nanosekunden, was der halben Zyklusdauer des Signals C 976 entspricht. Beispielsweise führen die vierte bis elfte Zeitperiode die Bits 7-0 des Kanals 0 während die folgenden acht Zeitperioden die Bits 7-0 des Kanals 1 führen usw.

Die nächste Zeitfolge zeigt das Signal in der Leitung IDMIC, welches den Dateneingangsmanipulatoren 101 A und 101 B zugeführt wird. Die Zyklusperiode dieses Signals beträgt 488 Nanosekunden bei einem Tastverhältnis von 50%. Die Anstiegsflanken dieses Signals treten auf nach ¾ der Bitperiode nach dem Beginn jedes Bits des Signals PCMIN (0-7), und bewirkt eine Abfrage des Bits nach ¾ der Bitperiode, nachdem diese begonnen hat. Die nächste Zeitfolge zeigt die Datentaktung nach dem Abtasten, welche um ¾ einer Bitperiode verschoben ist. Der Beginn jedes Bits tritt auf mit der Anstiegsflanke jedes Impulses des Signals IDMIC. Die Daten von den Eingangsleitungen PCMIN werden somit verschoben in ein 8-Bit-Eingangsschieberegisterteil des Eingangsdatenmanipulators zugeführt.

Nachdem ein kompletter Kanal abgetastet und in einer ersten Stufe des 8-Bit-Schieberegisters gespeichert wurde, wird er übergeben in eine zweite Stufe des Eingangsdatenmanipulators um Platz für die Bits des zweiten Kanals zu machen. Das Signal, welches diese Übergabe steuert, liegt in der Leitung DMLD an. Das Signal DMLD ist ein 488 Nanosekundenimpuls welcher mittig zum Rahmenimpuls liegt und welcher jeweils nach 8 Bits auftritt.

Die im Eingangsdatenmanipulator in paralleler Form gespeicherten Daten werden nunmehr in den Datenspeicher überführt und zwar gleichzeitig jeweils 8 parallele Bits. Der Datenmanipulator und der Datenspeicher sind jeweils in zwei Teile aufgeteilt, um eine schnelle Datenübermittlung zu erleichtern. Demzufolge werden die Daten von zwei Eingängen zum gleichen Zeitpunkt in den Datenspeicher übergeben. Die Taktung wird durch Zeitdiagramme dargestellt, welche mit Eingang DM 0 und Eingang DM 1 bezeichnet sind. Diese Signale treten in den Leitungen IDMOD (7-0) und IDMID (7-0) auf. Jede Zeitgrenze zeigt das Intervall an, während dem die Daten für einen angegebenen Kanal und eine angegebene Leitung zur Aufzeichnung im Datenspeicher zur Verfügung steht.

Wenn der zweite Impuls DMLD auftritt, dann werden beispielsweise alle Daten des Kanals 0 für alle Eingangsleitungen 0-7 in den Dateneingangsmanipulator eingegeben und in parallele Form überführt. Vier in beiden Richtungen arbeitende Schieberegister für jeden der beiden Teile des Eingangsdatenmanipulators erzeugen ihre Ausgangssignale in einer Aufeinanderfolge. Beispielsweise stehen während einer Periode von 976 Nanosekunden zuerst zur Verfügung die Daten des Kanals 0, Leitung 0 und des Kanals 0, Leitung 4, gefolgt von den Daten des Kanals 0, Leitung 1 und Kanal 0, Leitung 5, gefolgt von den Daten des Kanals 0, Leitung 2 und Kanal 0, Leitung 6, gefolgt von den Daten des Kanals 0, Leitung 3 und Kanal 0, Leitung 7. Zu diesem Zeitpunkt ist die Hälfte des Impulses DMLD vergangen, was bedeutet, daß nunmehr die Daten des Kanals 1 verfügungsbereit werden. Demzufolge stehen nunmehr zur Verfügung die Daten von Kanal 1, Leitung 0 und Kanal 1, Leitung 4, gefolgt von den Daten von Kanal 1, Leitung 1 und Kanal 1, Leitung 5 usw. Diese Folge wird fortgeführt über die Daten von Kanal 31, Leitung 3 und Kanal 31, Leitung 7 gefolgt von den Daten die zuvor erwähnt wurden, nämlich von Kanal 0, Leitung 0 und Kanal 0, Leitung 4.

Die nächsten beiden Zeitfolgen zeigen die Zyklen für den Datenspeicher an. Die erste Zeitfolge betrifft die eine Hälfte des Datenspeichers, welche die Daten der Leitungen PCMIN (0-3) verarbeitet, während die zweite Zeitfolge für den Speicherteil bestimmt ist, der die Daten der Leitungen PCMIN (4-7) verarbeitet. Jeder der Zeitintervalle entspricht einer Periode der Signale Eingang DM 0 und DM 1 und ist unterteilt in vier Teilperioden. Die erste und dritte Teilperiode dient der Ausgabe, die zweite der Eingabe und die letzte Teilperiode dem Steuerzugriff. Da in die zwei Speicherhälften zwei Bytes eingegeben werden, werden zwei Bytes ausgegeben, wobei zu einem bestimmten Zeitpunkt der Zugriff immer nur zu einem Speicherteil erfolgt. Es bestehen daher vier Zeitschlitze mit 8 Eingabe- und mit 8 Ausgabezyklen, welche sich 32mal pro Rahmen wiederholen.

Betrachtet man den Eingabezyklus, dann zeigt das obere Zeitdiagramm, daß Kanal 0, Leitung 0 eingegeben werden, wenn dieser Kanal und diese Leitung im Zeitdiagrammeingang DM 0 erscheinen. Das untere Zeitdiagramm zeigt, daß der Kanal 0, Leitung 4 eingegeben werden, wenn diese Daten gem. dem Zeitdiagrammeingang DM 1 zur Verfügung stehen. Jeder Eingabezyklus tritt hierbei auf im zweiten Viertel jedes Zyklusses der Signale Eingang DM 0 und Eingang DM 1.

In Koinzidenz mit dem Zentrum des Impulses DMLD tritt der Ausgabezyklus für die Folge der Leitungen auf. Wie schon erwähnt, treten zwei Ausgabezyklen während jeder Kanal- und Leitungsperiode auf. Beispielsweise werden während des Intervalls zwischen zwei Impulsen DMLD die Leitungen 0-7 des Kanals 2 ausgegeben, von jeder Hälfte des Datenspeichers. Dieser Ausgabe folgt die Ausgabe der Daten der Leitungen 0-7 des Kanals 3 usw.

Der vierte Zyklus dient dem Zugriff des Mikroprozessors zu dem Datenspeicher, der während dieser Zeitdauer Daten eingeben kann. Die nächste Zeitfolge, welche mit DATA IN bezeichnet ist, zeigt an die Taktung, mit welcher die Daten vom Datenspeicher dem Ausgangsdatenmanipulator zugeführt werden. Die Daten werden um einen Ausgabezyklus verschoben dem Ausgangsdatenmanipulator zugeführt. Beispielsweise werden die Daten bezüglich des Kanals 2, Leitung 0 während der Dauer von 2 Zyklen in die Eingangsstufe des Ausgangsdatenmanipulators eingegeben, gefolgt von den Daten des Kanals 2 Leitung 1 usw. bis Leitung 7, gefolgt von Kanal 3, Leitung 0-7 usw. Diese Daten werden der zweiten Stufe des Ausgangsdatenmanipulators übermittelt bei einer Taktung durch die Impulse DMLD, die in Fig. 3A unten nochmals wiedergegeben sind. Als nächstes ist das PCM-Ausgangsdiagramm dargestellt, welches bezeichnet ist mit PCMAUS. Da alle Daten des Kanals 2 in dem ersten Abschnitt des Ausgangsdatenmanipulators sein müssen, bevor diese Daten dem zweiten Abschnitt übergeben werden (siehe Fig. 5) beginnen die Ausgangsleitungsbytes in der Mitte des DMLD-Impulses, entsprechend wie bei der Eingangstaktung. Demgemäß beginnen die Kanal-2- Daten in der Mitte des dritten DMLD-Impulses, wobei die höchste Zahl 7 zuerst übermittelt wird. Es ist zu vermerken, daß die Speicherelemente, welche die Ausgabe bewirken, derart gewählt werden, daß die Taktung der Ausgangskanaldaten übereinstimmt mit der Taktung der Eingangskanaldaten [vergleiche Taktdiagramme PCMAUS (0-7) mit PCMIN (0-7)]. Die speziellen Daten jedoch, welche während des Zeitintervalls eingefügt werden, werden bestimmt durch die Adresse, welche im Verbindungsspeicher gespeichert ist.

Die folgenden beiden Zeitdiagramme SDMW, C 244 und SCR/W, C 244 sind Taktsignale für die Datenspeicherzykluszähler (Eingabedatenspeicher) und für den Verbindungsspeicherzykluszähler (Ausgabeverbindungsspeicher). Die Eingabe erfolgt bei der Anstiegsflanke und die Ausgabe erfolgt bei der Abfallflanke des jeweiligen Impulses. Die Anstiegsflanken dieser Impulse verlaufen synchron mit den Anstiegsflanken der Impulse IDMIC.

Die Taktung des Datenspeichereingabezugriffzählers bezüglich der Eingangsbits 6-0 zeigt das Zeitdiagramm DMWAC (6-0). Das Zeitintervall für Kanal 0, Leitung 0 liegt mittig zum zweiten Impuls DMLD. Jede Zeitperiode ist 976 Nanosekunden lang. Der Eingabezugriffsteuerung für Leitung 0-3 von Kanal 1 folgt diejenige von Leitung 0-3 in Kanal 1 usw. bis Leitung 0-3 von Kanal 31.

Als nächstes folgt das Taktdiagramm für den Verbindungsspeicher, wobei während 976 Nanosekunden 4 Zyklen auftreten. Der erste und dritte Zyklus sind Ausgabezyklen, der zweite Zyklus ist reserviert für den Mikrocomputerzugriff und der letzte Zyklus ist unbenutzt.

Als nächstes wird die Datenfolge vom Verbindungsspeicherdatenregister, mit CMDR (10-0) bezeichnet, dargestellt. Das Verbindungsspeicherdatenregister 110 A verzögert die Adressierung des Datenspeichers vom Verbindungsspeicher für zwei Zyklen. Jeder Ausgabezyklus ist um einen Zyklus verschoben und um die Zeitdauer von einem Zyklus verlängert und wird so vom Verbindungsspeicher ausgegeben. Jeder Ausgabezyklus wird im Verbindungsspeicherdatenregister für zwei Zyklen gehalten. Die letzte Hälfte des Registerzyklusses (der letzte Ausgabezyklus) stimmt überein mit der Ausgabezeit der entsprechenden Adresse im Datenspeicher. Vergleiche hierbei beispielsweise die Taktung der letzten Hälfte des Zyklusses von CMDR (10-0) mit dem Ausgabezyklus des Datenspeichers.

Für ein Kanalintervall stehen somit zur Verfügung vier Zugriffszyklen für den Mikrocomputer, und acht Ausgabezyklen, während denen die Datenspeicheradressen ausgegeben werden, um die Schaltfunktion der dem Datenspeicher zugeordneten Schaltkreise zu bewirken.

Wie schon erwähnt, dienen die Bits 8-10 vom Verbindungsspeicher zur Steuerung der drei Schaltzustände aufweisenden Ausgangstreiber oder von Schaltkreisen, welche mit dem Anschluß XC verbunden sind. Während der Kanalzeit n werden sie ausgegeben in das Zeitregister 113, während der Kanalzeit n+1 werden sie umgesetzt in parallele Form im Konverter 114 und während der Kanalzeit n+2 werden sie gehalten und dann dazu verwendet, direkt den Ausgangssteuerlogikschaltkreis zu steuern (mit Ausnahme des extern ablaufenden Steuerbits, welches direkt am Ausgang des Zeitregisters abgegriffen werden kann). Die Zeitdiagramme CMDR Zeitregister/XC, Datenleitungsregister ODC (7-0) und ODC (7-0) zeigen diese Arbeitsweise. Die Taktung von CMDR (10-0) ist um einen Zyklus verzögert, gefolgt von einer weiteren Verzögerung der Daten beim Datenleitungsregister ODC (7-0) und der Taktung ODC (7-0) des Ausgangssignals des Ausgangstreibersteuerregisters 115. Das letztere Signal erstreckt sich über komplette Kanalintervalle, d. h. die Periode für den Kanal 0 erstreckt sich über den PCMIN- und PCMAUS-Kanal 0 (Intervalle der Bits 7-0), der Kanal 1 während des folgenden Kanalintervalls usw.

Das nächste Zeitdiagramm zeigt die Taktung der Bits 7-0 des Verbindungsspeicherausgabeadressenzählers, bezeichnet mit CMRAC (7-0). Die Intervalle und die Taktung verläuft synchron mit den Intervallen PCMIN und PCMAUS. Die Anstiegsflanken sind deckungsgleich mit den Anstiegsflanken des korrespondierenden Ausgabezyklusses für den Verbindungsspeicher.

Das letzte Zeitdiagramm ist eine Wiederholung der Taktimpulse C 244. Die vorletzte Kurvenform mit der Bezeichnung C 3904 sind Taktimpulse mit einer Periode von 3,904 Nanosekunden und einem Takt-Pausenverhältnis von 50%. Die Anstiegsflanke jedes positiven Impulses liegt in der Mitte des Rahmenimpulses und ein kompletter Zyklus entspricht einem komplettem Rahmen.

Die Adressendekodierung im Mikroprozessorschnittstellenschaltkreis sollte so rasch als möglich erfolgen, da die hierfür erforderliche Zeitdauer die Maximaltaktung des steuernden Mikroprozessors bestimmt. Zusätzlich sollte die Verzögerung zwischen der Abfallflanke der Takte C 244 und der Takte von PCMAUS (0-7) so klein wie mögllich sein, da diese Zeitdauer den Maximalabstand zwischen zwei Durchschaltnetzwerken bestimmt.

Zusammenfassend kann gesagt werden, daß während eines Eingabezyklusses für den Kanal X, Leitung Y das aus 8 Bit bestehende PCM-Wort, das während des Kanals X von der PCM- Eingangsleitung Y empfangen wurde, eingegeben wird in eine Speicherstelle des Datenspeichers, welche für dieses Wort reserviert ist. Der eine Kapazität von 256×8 aufweisende Datenspeicher ist in zwei Teile aufgeteilt (Kapazität 128×8) um die erforderliche Speichergeschwindigkeit zu reduzieren. Die eine Hälfte des Datenspeichers speichert die Worte, welche erhalten werden von den PCM-Eingangsleitungen 0-3, während die andere Hälfte die Wörter speichert, welche erhalten werden von den Eingangsleitungen PCMIN (4-7). Während jedes Ausgabezyklusses für den Kanal X, Leitung Y wird das aus 8 Bit bestehende PCM-Wort, das während des Kanals X der PCM-Ausgangsleitung Y zu übermitteln ist ausgegeben von beiden Hälften des Datenspeichers von einer Speicherstelle, welche vom Verbindungsspeicher bestimmt wird.

Das Bit 10 des Verbindungsspeichers bestimmt, ob der Datenspeicher oder die Bits 7-0 des Verbindungsspeichers die Quelle des den Ausgangsleitungen PCMAUS (0-7) zu übermittelnden Worts sind. Das Bit 9 des Verbindungsspeichers steht zur Steuerung eines externen Schaltkreises zur Verfügung. Das Bit 8 steuert die Treiber für die PCM-Ausgangsleitungen und die Bits 7-0 bilden entweder das auszusendende Wort oder bestimmen eines der 256 PCM-Eingangsworte im Datenspeicher zur Aussendung an jede PCM-Ausgangsleitung während jeder Kanalzeit.

Die Fig. 4 zeigt den Aufbau einer bevorzugten Ausführungsform des Schnittstellenschaltkreises 117. Ein Sende-Empfangsteil 401, beispielsweise des Typs LS245 ist einerseits mit den Datenbusleitungen D 0-D 7 und andererseits mit den Eingängen 0 bis 7 eines Adressenregisters 402 verbunden, wobei es sich bei letzteren um ein Register des Typs LS374 handeln kann. Weiterhin ist es verbunden mit den Ausgängen 0-7 eines Steuerausgabedatenregisters 403 des selben Typs. Die Ausgänge CAR (7-0) des Steueradressenregisters sind wie folgt unterteilt: Bits 0-2 bestimmen die Speicherseitenwahl und die Testkonfigurationswahl, die Bits 3 und 4 sind Speicherwahlbits und die Bits 5-7 bestimmen die Betriebswahl.

Die Bitleitungen 0-2 sind verbunden mit den Multiplexern 108 und 111 der Fig. 1. Die Bitleitungen 5 und 6 sind verbunden mit dem Logikschaltkreis am Eingang des Konverters 114, die Bitleitung 7 ist mit dem Eingang des ODER-Gatters 112 verbunden und die Bitleitungen 0 bis 7 sind verbunden mit den Speichern und den Datenmanipulatoren wie später noch beschrieben werden wird.

Die Bitleitungen 7-0 der Datenspeicherleitung DMD (7-0) und die Bitleitungen 7-0 der Verbindungsspeicherdatenleitung CMD (7-0) sind mit den Eingängen von Multiplexern 404 verbunden, die aus dem Typ LS253 bestehen können. Hierdurch können die Multiplexer 404 den Verbindungsspeicher oder den Datenspeicher nach entsprechender Adressierung durch den Mikroprozessor ablesen.

Die Adresseneingänge A 0-A 1 des Schnittstellenschaltkreises sind verbunden mit den entsprechenden Eingängen eines Empfängerpuffers 405, während die Adresseneingänge A 2-A 5 verbunden sind mit den entsprechenden Eingängen eines Empfängerpuffers 406. Die bekannten Leitungen CE- und R/ vom Mikroprozessor sind verbunden mit den entsprechenden Eingängen des Empfängerpuffers 405, an welchem weiterhin anliegen die Taktquelle C 244, die Rahmenimpulsquelle FP- und die Quelle E+. Die Empfängerpuffer können vom Typ LS241 sein.

Vier Ausgänge des Empfängerpuffers 405 stellen die Ausgangsbitleitungen 0-4 und vier Ausgänge des Empfängerpuffers 406 die Bitleitungen 5-8 dar. Zusätzliche Ausgänge sind der Taktausgang C 244 und der Rahmenimpulsausgang FP+. Falls notwendig, kann in die Leitung FP+ ein Inverter zwischengeschaltet sein, um die richtige Polarität sicherzustellen.

Die 8 Bitleitungen sind verbunden mit Eingängen von UND-Gattern 407, deren Ausgänge zwei Bitleitungen sind, welche parallel zu den Adresseneingängen A 0 und A 1 der Multiplexer 404 verlaufen. Die zweiten Eingänge der UND-Gatter 407 sind verbunden mit den Multiplexerwahlleitungen MS 0 und MS 1. Diese Leitungen sind angeschlossen an die Ausgänge eines logischen Schaltkreises 408, der beide Leitungen schaltet in Abhängigkeit von Bits, die über die Leitungen CAR 3, CAR 4 und CAR 7 erhalten werden und zwar vom Ausgang des Adressenregisters 402, wobei ein weiterer Eingang mit der Bitleitung 3 vom Empfängerpuffer 405 verbunden ist, über welche die Eingabe oder Ausgabe (R/) bestimmt wird. Der logische Schaltkreis 408 wird später noch im einzelnen beschrieben.

Eine weitere Schaltlogik erzeugt Ausgänge in den Leitungen speicherbereit (MR), Eingabe kleiner Bytes beim Verbindungsspeicher (CCMLBW), Eingabe großer Bytes beim Verbindungsspeicher (CCMHBW) und CRDRCK. Zur Erzeugung eines Signals in der Leitung MR, wird über die CE-Bitleitungen das Bit 2 vom Empfängerpuffer 405 über den Inverter 409 mit jeweils einem Eingang der NAND-Gatter 410, 411 und 412 verbunden. Die Leitung A 5 und die Leitung R/, welche jeweils mit der Bitleitung 3 des Empfängerpuffers 405 und der Bitleitung 8 des Empfängerpuffers 406 verbunden sind, sind verbunden mit den Eingängen eines NOR-Gatters 413, dessen Ausgang verbunden ist mit dem zweiten Eingang eines UND-Gatters 411, und weiterhin dieser Ausgang über den Puffer 414 verbunden ist mit dem zweiten Eingang des NAND-Gatters 410, wobei die Leitung R/ verbunden ist mit dem zweiten Eingang des NAND-Gatters 412. Die Leitung E, welche verbunden ist mit der Bitleitung 4 vom Empfängerpuffer 405, ist verbunden mit allen drei Gattern 410, 411 und 412. Der Ausgang des NAND-Gatters 412, welcher mit DBD bezeichnet ist, ist verbunden mit dem Direktsteuereingang DIR des Sende-Empfängerteils 401. Abhängig vom Schaltzustand an diesem Eingang erfolgt eine Datenübertragung in der einen oder der anderen Richtung.

Der Ausgang des NAND-Gatters 410 ist über den Inverter 415 verbunden mit einem Eingang des ODER-Gatters 416, dessen Ausgang mit der Leitung MR (speicherbereit) verbunden ist.

Die Leitung SCR/W für die synchrone Steuerung der Eingabe und Ausgabe und die Leitung C 244 sind angeschlossen an zwei der drei Eingänge eines NAND-Gatters 417. Die Ansteuerung des dritten Eingangs wird später beschrieben.

Der Ausgang des NAND-Gatters 417 ist verbunden mit dem Takteingang eines Flip-Flops 418, welches durch positive Anstiegskanten getriggert wird und dessen Dateneingang an positivem Potential anliegt. Der Q-Ausgang des Flip- Flops 418 ist verbunden mit dem Dateneingang eines weiteren Flip-Flops 419, dessen Takteingang an der Taktleitung C 488 A- anliegt. Der Q-Ausgang des Flip- Flops 419 ist verbunden mit dem zweiten Eingang des ODER-Gatters 416. Die Rückstelleingänge der Flip-Flops 418 und 419 sind verbunden mit der Leitung E. Die Leitung MR ist über einen Puffer 420 mit einem Eingang des Empfängers 421 verbunden, der des Typs LS241 sein kann. Dies dient zur Übertragung auf die Leitung MR- des Mikroprozessors. Der Takteingang des Steueradressenregisters 402 ist verbunden mit dem Ausgang des NAND- Gatters 410. Dieser Schaltkreis erfaßt den Zustand, wenn der Mikroprozessor einen Ausgabezyklus beginnen möchte und hält den Mikroprozessor bereit, bis ein Fenster offen ist. Sodann wird ein logisches Signal über die Leitung MR dem Mikroprozessor über den Empfängerpuffer 421 übermittelt.

Der Taktimpuls für das Ausgabedatenregister des Mikroprozessors wird erhalten über die Leitung CRDRCK. Dieses Signal wird wie folgt abgeleitet: Der Ausgang des UND-Gatters 411 ist verbunden mit dem Dateneingang des Flip-Flops 422, dessen Takteingang verbunden ist mit der Leitung C 976. Sein Rückstelleingang ist verbunden mit der Leitung E.

Der Q-Ausgang des Flip-Flops 422 ist verbunden mit einem Eingang des UND-Gatters 423, dessen zweiter Eingang verbunden ist mit dem Ausgang -Q des Flip- Flops 418. Der Ausgang des UND-Gatters 423 ist verbunden mit dem dritten Eingang des NAND-Gatters 417 sowie mit einem Eingang des UND-Gatters 424. Der zweite Eingang des UND-Gatters 424 ist verbunden mit der Leitung R/ (Bitleitung 3 vom Empfängerpuffer 405). Der Ausgang des UND-Gatters 424 ist verbunden mit einem Eingang des NAND-Gatters 425, dessen Ausgang die Leitung CRDRCK ist. Diese Leitung führt zum Takteingang des Ausgabedatenregisters 403. Ein zweiter Eingang des NAND-Gatters 425 ist verbunden über die Leitung C 244 mit einer Taktquelle und der dritte Eingang ist, wie bereits vorerwähnt, verbunden mit der Leitung SCR/W.

Die Signalsteuerleitungen für die Eingabe niederer und hoher Bytes mit der Bezeichnung CCMLBW und CCMHBW erhalten Steuersignale wie folgt: der Ausgang des UND- Gatters 423 ist verbunden mit einem Eingang des UND- Gatters 426, dessen anderer Eingang verbunden ist mit der Leitung R/. Die Verbindung erfolgt über den Inverter 427. Der Ausgang des UND-Gatters 426 ist verbunden mit einem Eingang sowohl des UND-Gatters 428 als auch des UND-Gatters 429, deren Ausgänge mit den Leitungen CCMLBW und CCMHBW verbunden sind.

Der Bitausgang 1 des UND-Gatters 407 ist verbunden mit jeweils einem Eingang der UND-Gatter 430 und 431. Deren Ausgänge stellen die jeweils zweiten Eingänge der UND-Gatter 428 und 429 dar. Der Bitausgang 0 des zweiten UND-Gatters 407 ist verbunden mit einem Eingang des UND-Gatters 431 und über den Inverter 432 mit dem zweiten Eingang des UND-Gatters 430.

Nachfolgend wird der logische Schaltkreis 408 beschrieben. Die Leitung R/ ist verbunden mit einem Eingang des NAND-Gatters 433, während ein Signal auf der gleichen Leitung, umgekehrt über den Inverter 427 angelegt wird an einen Eingang des NAND-Gatters 434. Jeweils ein Eingang der NAND-Gatter 435 und 436 sind verbunden mit der dritten bzw. vierten Bitleitung CAR, wobei in diesen Leitungen die Speicherwahlbits CAR 3 und CAR 4 auftreten. Die zweiten Eingänge der NAND- Gatter 433 und 434 sind verbunden mit der siebten Bitleitung CAR 7, welche über den Inverter 437 mit den zweiten Eingängen der NAND-Gatter 435 und 436 verbunden sind.

Die Ausgänge der NAND-Gatter 433 und 435 sind verbunden mit den entsprechenden Eingängen des NAND- Gatters 438, während die Ausgänge der NAND-Gatter 434 und 436 verbunden sind mit den entsprechenden Eingängen des NAND-Gatters 439. Die Ausgänge der letztgenannten Gatter sind die Leitungen MS 0 und MS 1 für die Speicherwahl, welche verbunden sind mit den Eingängen des UND-Gatters 407.

Der Mikroprozessor legt einen 5-Bit-Code an die Leitungen D 0-D 7 sowie zusätzlich drei Bits für die Betriebszustandswahl. Drei von den fünf Bits auf der Leitung D 0-D 2 wählen aus eine von acht der 32 Byteseiten des Datenspeichers, die Niederbyteseite des Verbindungsspeichers oder die Hochbyteseite des Verbindungsspeichers. Das vierte und fünfte Bit auf der Leitung D 3 und D 4 wählt aus entweder den Datenspeicher, die Niederbyteseite oder die Hochbyteseite des Verbindungsspeichers. Zur Auswahl des Datenspeichers ist das Bit D 4 gleich 0 und das Bit D 3 gleich 1. Zur Anwahl der Niederbyteseite des Verbindungsspeichers ist das Bit D 4 gleich 1 und das Bit D 3 gleich 0. Zur Anwahl der Hochbyteseite des Verbindungsspeichers sind beide Bits D 3 und D 4 gleich 1.

Sobald das Adressenregister 402 die Daten enthält, welche bestimmen, welche 32 Bytespeichersätze abgerufen werden sollen, was in einem speziellen Speicher gespeichert wird, muß innerhalb der ausgewählten Speicherseite das spezielle Speicherwort abgerufen werden. Die Adressenleitungen A 0-A 5 übermitteln die Bytewahladresse. Wenn das Bit A 5 gleich 0 ist, dann werden die Daten auf den Leitungen D 0-D 7 eingegeben in das Adressenregister. Ist jedoch das Bit A 5 gleich 1, dann wird eines der 32 Bytes auf der Seite ausgewählt durch das Adressenregister A 0-A 4.

Wenn der Datenspeicher ausgewählt ist, dann legt der Verbindungsspeicher die Ausgangsleitung und den Kanal für den Datenspeicherausgang fest. Wenn die Adresse ein hohes Byte des Verbindungsspeichers ist, dann bestimmen die Daten, welche im Verbindungsspeicher an der Speicherstelle für das hohe Byte gespeichert sind, die serielle Ausgangsquelle, schalten die Ausgangstreiber ein oder geben ein externes Steuersignal auf die Leitung XC in Fig. 1. Die Adresse, welche durch die Bits A 0 bis A 4 bestimmt ist, bestimmt den Ausgang durch den Kanal (beispielsweise 0-31). Das Bit D 2 bestimmt, von wo die seriellen Ausgangsdaten kommen, beispielsweise wenn das Bit D 2 gleich 0 ist, kommen die Daten vom Datenspeicher. Die Bestimmung der Datenspeicherstelle ist gespeichert im Niederbyteverbindungsspeicher, wodurch die ankommende Seite (Leitung) und das Speicherwort (Kanal) festgelegt sind. Beträgt das Bit D 2 gleich 1, dann kommen die Daten direkt vom Niederbyteverbindungsspeicher zum Ausgangsbytekanal.

Die Speicherstelle im Niederbyteverbindungsspeicher speichert somit ein Wort, welches entweder für den Datenspeicher die Speicherstelle bestimmt oder speichert die Daten, welche durch die seriellen Ausgangstreiber an die seriellen Ausgangsleitungen abzugeben sind.

In Fig. 5 ist der PCM-Eingangsdatenmanipulator 101 A und 101 B der Fig. 1 gezeigt. Die PCM-Eingangssignale werden über die Leitungen PCMIN 0-PCMIN 7 an die 8 Bitserienschieberegister 501 angelegt. Diese können des Typs LS164 sein. Die Takteingänge dieser Schieberegister 501 sind verbunden mit einer Taktsignalquelle IDMIC. Diesbezüglich wird Bezug genommen auf das Diagramm der Fig. 3A und 3B. Es handelt sich um die Taktsignale der sechsten Reihe von oben in dieser Figur. Die PCM-Eingangssignale werden somit in jedes der Schieberegister eingegeben, entsprechend den einzelnen PCM-Eingangsleitungen.

Die Ausgänge des Schieberregisters 501 A bilden einen 32-Bitbus, wobei Gruppen von vier Leitungen jeweils verbunden sind mit den vier Eingängen von 8 Vierbitschieberegistern 502 A. Wie vorstehend, bilden die Ausgänge der 8 Bitschieberegister 501 B einen 32-Bitbus, bei dem ebenfalls Gruppen von vier Bitleitungen verbunden sind mit den Eingängen von insgesamt 8 4-Bitschieberegistern 502 B. Die vier Bitleitungen des einen 4-Bitschieberegisters sind verbunden mit den nullten, achten, sechzehnten und vierundzwanzigsten Parallelbitleitungen, die Eingänge des zweiten 4-Bitschieberegisters sind verbunden mit den ersten, neunten, siebzehnten und fünfundzwanzigsten Leitungen des 32-Bitbusses usw., d. h. das achte 4-Bitschieberegister ist verbunden mit den siebten, fünfzehnten, dreiundzwanzigsten und einundreißigsten Bitbusleitungen, und zwar des 32-Bit-Parallelbusses, der mit dem Ausgang des Schieberegisters 501 A verbunden ist. Die Dateneingänge der 4-Bitschieberegister 502 B sind in entsprechender Weise verbunden mit dem 32-Bit-Parallelausgangsbus des Schieberegisters 501 B.

Die Schiebeeingänge S 1 der Schieberegister 502 A und 502 B sind verbunden mit der Taktquelle DMLD, wo Taktsignale entsprechend der achten Kurvenform von oben in Fig. 3 auftreten. Die zweiten Schiebeeingänge S 0 des Schieberegisters 502 A ist verbunden mit einer positiven Spannungsquelle zusammen mit den Rückstelleingängen der Schieberegister in dieser Fig. Die Takteingänge der Schieberegister 502 A und 502 B sind verbunden mit der Taktsignalquelle C 976-.

Die Q 3-Ausgänge der Schieberegister 502 A sind verbunden mit einzelnen Bitleitungen eines 8-Bit-Parallelbusses, in welchen die Eingangsdatenbits des Manipulators von einer Hälfte des Eingangsdatenmanipulators auftreten. Es handelt sich hierbei um den Bus IDMOD (7-0), wobei Bezug genommen wird auf die Position 101 A in Fig. 1. In entsprechender Weise sind die Ausgänge Q 3 des Schieberegisters 502 B verbunden mit einer 8-Bit-Datenleitung IDMID (7-0), wo die andere Hälfte der Datenbits des Eingangsmanipulators auftreten (siehe die Bezugszahl 101 B in Fig. 1). Wie im Zusammenhang mit Fig. 1 beschrieben, sind diese beiden Busse verbunden mit den 8-Bit-Paralleldateneingängen der zwei Hälften des Datenspeichers 102.

Auf diese Weise ist es möglich, daß die seriellen Schieberegister 501 A und 501 B über einzelne serielle Leitungen serielle PCM-Daten erhalten, welche auf einzelne 8-Bit-Leitungen gegeben werden und zwar von insgesamt zwei 32-Bit-Bussen. Diese Bits werden ausgegeben, und zwar das höchste Bit am ersten, in paralleler Weise und eingegeben in die 4-Bitschieberegister. Die Eingabe erfolgt zuerst bei den einzelnen Bits des 8-Bit-Ausganges des ersten Schieberegisters (Bitleitungen 31 bis 24), gefolgt von dem achten Bit des nächsten Eingangsschieberegisters (Bitleitungen 23-16) gefolgt von den 8 Bits des nächsten Schieberegisters (Bitleitungen 15-8), gefolgt von dem achten Bit des ersten Schieberegisters (Bitleitungen 7-0). Diese Signale werden durch die 4-Bitschieberegister hindurchgeschoben und auf die Leitungen IDMOD (7-0) und IDMID (7-0) gegeben, bestehend aus jeweils acht Parallelbitleitungen, von wo die Signale an den Datenspeicher angelegt werden.

Die Fig. 6 zeigt den Ausgangsdatenmanipulator einschließlich des Eingangsmultiplexers, dem die Signale entweder vom Datenspeicher oder vom Verbindungsspeicher zugeführt werden. Außerdem sind in Fig. 6 die Ausgangstreiber gezeigt, welche drei Schaltzustände aufweisen. Der Eingangsmultiplexer besteht aus zwei Einzelmultiplexern 601 A und 601 B. Diese Multiplexer können auswählen vier Bits von einer der 2 4-Bitleitungen an den Eingangsanschlüssen 1 D 0-4 D 0 und 1 D 1-4 D 1. Die Eingangsanschlüsse 1 D 0-4 D 0 der Multiplexer 601 A und 601 B sind verbunden mit den Bitleitungen 7-4 bzw. 3-0 des Busses DMD (7-0), wobei es sich, siehe Fig. 1, um den Datenausgang des Datenspeichers 102 handelt. Die Eingangsanschlüsse 1 D 1-4 D 1 der Multiplexer 601 A und 601 B sind verbunden mit den Bitleitungen 7-4 und 3-0 des Busses CMDR (7-0), wobei es sich, gemäß Fig. 1, um den Datenbus handelt, der mit dem Ausgang des Verbindungsspeicherdatenregisters verbunden ist (d. h. mit den letzten signifikanten 8-Bit-Ausgangsbitleitungen).

Die Adresseneingänge der Multiplexer 601 A und 601 B sind jeweils verbunden mit dem Ausgang eines ODER-Gatters 602, dessen einer Eingang verbunden ist mit der Bitleitung 6 des Busses CAR (7-0), der verbunden ist mit dem Ausgang des Steueradressenregisters 402 (Fig. 4). Der zweite Eingang dieses Gatters ist verbunden mit der Taktquelle CMDR 10 (siehe Fig. 3).

Die vier Ausgänge der Multiplexer 601 A und 601 B sind verbunden über einen 8-Bit-Bus mit insgesamt acht 8-Bitschieberegistern 603, wobei ein Eingang jedes Schieberegisters verbunden ist mit einer der acht Bitleitungen des vorerwähnten 8-Bit-Busses. Der Takteingang jedes Schieberegisters 603 ist verbunden mit der Taktquelle C 488B-.

Jedes Schieberegister 603 weist acht Ausgänge auf, welche zusammen 64 Ausgänge bilden. Diese sind über einen 64-Bit-Bus verbunden mit den Eingängen der 8-Bitschieberegister 604, wobei jeder Eingang jedes Schieberegisters verbunden ist mit einer anderen Bitleitung des 64-Bit-Busses. Das Format ist hierbei folgendes: Die Eingänge D 7 jedes Schieberegisters 604 sind verbunden mit den Bitleitungen 0, 1, 2, . . ., 7, die Eingänge D 6 sind verbunden mit den Bitleitungen 8, 9, . . ., 15 usw., d. h. die Eingänge D 0 sind verbunden mit den Leitungen 56, 57, . . ., 63.

Die Eingänge LD der Schieberegister 604 sind verbunden mit der Taktsignalquelle DMLD.

Die Ausgänge Q 7 der Schieberegister 604 sind verbunden mit den einzelnen Leitungen eines 8-Bit-Busses, welche verbunden sind mit den entsprechenden Eingängen der Treiber 605. Die Ausgänge dieser Treiber 605 bilden die PCM-Ausgangsleitung PCMAUS 0 bis PCMAUS 7. Die Einschalteingänge der Treiber sind verbunden mit entsprechenden Ausgängen von UND-Gattern 606, wobei deren eine Eingänge zusammen verbunden sind mit der Treibereinschaltleitung ODE, welche zum Empfängerpuffer 421 führt. Die einzelnen zweiten Eingänge der UND-Gatter 606 sind verbunden mit einzelnen Bitleitungen des Busses ODC, der zum Ausgangstreibersteuerregister 115 führt.

Datensignale vom Datenspeicher und vom Verbindungsspeicherdatenregister liegen somit an den Eingängen DMD (7-0) und CMDR (7-0) der Multiplexer 601 A und 601 B. Getaktet von der Taktquelle CMDR 10 und bestimmt durch ein Signal in der Bitleitung 6 des Busses CAR (7-0) werden Daten von einer dieser beiden Quellen verarbeitet. Die verarbeiteten Daten werden in die 8-Bit-Parallelbusleitung ausgegeben, wobei dieser Bus an den einzelnen Eingängen des Schieberegisters 603 anliegt. Diese Daten liegen anschließend im 64-Bit-Bus an, welcher die Schieberegister 603 und 604 miteinander verbindet. Diese Daten werden in die Schieberegister 604 entsprechend dem Takt der Taktquelle C 488 eingegeben. Sie gelangen sodann in den 8-Bit-Ausgangsbus und liegen an an den Treibern 605 zur Eingabe in die Ausgangsleitungen PCMAUS (7-0), wobei die Treiber eingeschaltet werden durch die UND-Gatter 606. Die einzuschaltenden Treiber werden ausgewählt durch das Datenwort im Bus ODC (7-0), wobei jede Bitleitung durch ein UND-Gatter 606 hindurch geht. Das Einschaltsignal wandert durch die UND-Gatter 606 hindurch gleichzeitig mit dem Signal in der Leitung ODE.

Die Fig. 7 zeigt den Datenspeicher und den zugehörigen Multiplexer (Baustein 111 in Fig. 1).

Der Eingangsschaltkreis ist ein Multiplexer, welcher aus vier Bausteinen LS253 bestehen kann. Die Adresseneingänge A 0 und A 1 sind verbunden mit den Taktquellen C 976 bzw. C 488 B. Wie im Zusammenhang mit Fig. 1 beschrieben, liegt an einem der Eingänge der Multiplexer die Leitungen 6-0 des Busses DMWAC (6-0) an (Datenspeichereingabeadressenzählerbits). Die Bitleitungen 6 und 5 sind verbunden mit den Eingängen 1 D 0 und 2 D 0 eines Multiplexers, die Bitleitungen 4 und 3 sind verbunden mit den Eingängen 1 D 0 und 2 D 0 eines zweiten Multiplexers, die Bitleitung 2 ist verbunden mit dem Eingang 1 D 0 eines dritten Multiplexers und die Bitleitungen 1 und 0 sind verbunden mit den Eingängen 1 D 0 und 2 D 0 des vierten Multiplexers. Die Adressierung der Eingänge D 0 der Multiplexer bewirkt, daß das Taktsignal DMWAC durchgelassen wird.

Der zweite Eingang der Multiplexer ist der Ausgangsbus vom Verbindungsspeicherdatenregister, d. h. der Bus CMDR (7-0). Die Bitleitungen 4 und 3 sind verbunden mit den Eingängen 1 D 1 (und 1 D 3) bzw. 2 D 1 (und 2 D 3) des ersten Multiplexers, die Bitleitungen 2 und 1 sind verbunden mit den Eingängen 1 D 1 (und 1 D 3) sowie 2 D 1 (und 2 D 3) des zweiten Multiplexers, die Bitleitungen 0 und 7 sind verbunden mit den Eingängen 1 D 1 (und 1 D 3) sowie 2 D 1 (und 2 D 3) des dritten Multiplexers und die Bitleitungen 6 und 5 sind verbunden mit den Eingängen 1 D 1 (und 1 D 3) sowie 2 D 1 (und 2 D 3) des vierten Multiplexers. Werden die Eingänge D 1 und D 3 adressiert, dann werden die Daten des Verbindungsspeichers, wie im Verbindungsspeicherregister gespeichert, durch den Multiplexer hindurchgelassen.

Die Bitleitungen 0, 1 und 2 des Busses CAR (7-0) sind ebenfalls mit dem dritten und vierten Multiplexer verbunden. Wie bereits erwähnt, werden diese Bits direkt vom Mikroprozessor übermittelt und bestimmen die Testkonfiguration und die Speicherseite. Die Bitleitung 2 ist verbunden mit dem Eingang 2 D 2 des dritten Multiplexers, während die Bitleitungen 1 und 0 verbunden sind mit den Eingängen 1 D 2 und 2 D 2 des vierten Multiplexers.

Der Bus CI (8-0), welcher verbunden ist mit den Adressenausgängen der Empfängerpuffer 405 und 406 gem. Fig. 4, ist verbunden mit dem ersten, zweiten und dritten Multiplexer. Die Bitleitungen 7 und 6 sind verbunden mit den Eingängen 1 D 2 und 2 D 2 des ersten Multiplexers, die Bitleitungen 5 und 1 sind verbunden mit den Eingängen 1 D 1 und 2 D 2 des zweiten Multiplexers und die Bitleitung 0 ist verbunden mit dem Eingang 1 D 2 des dritten Multiplexers. Werden die Eingänge D 2 dieser Multiplexer angesteuert, dann wandert die Seite und das Datenwort durch die Multiplexer hindurch.

Die beiden Ausgänge jedes der vier Multiplexer sind verbunden mit einzelnen Bitleitungen eines 8-Bit- Busses, welcher verbunden ist mit sieben von acht Adresseneingängen der RAM-Speicher 702 sowie mit deren Einschalteingängen. Hierbei sind die Adresseneingänge A 0 und A 1 verbunden mit den Bitleitungen 0 und 1 des 8-Bit-Busses, der verbunden ist mit den Multiplexern 701. Die Adresseneingänge A 3-A 7 sind verbunden mit den Bitleitungen 3-7 des 8-Bit-Busses. Die Eingänge A 2 der Speicher 702 sind verbunden mit Masse. Die Einschalteingänge der ersten beiden RAM- Speicher sind verbunden mit der Bitleitung 2 des 8-Bit-Busses, während die entsprechenden Eingänge der beiden restlichen Speicher verbunden sind mit dieser Busleitung 2 über einen Inverter 703. Die Eingabeeinschalteingänge WE aller vier Speicher sind verbunden mit dem Ausgang eines UND-Gatters 704. Ein Eingang dieses Gatters ist verbunden mit der Taktquelle C 244, während der zweite Eingang verbunden ist mit der Taktquelle SDMW. Die Dateneingänge D 0-D 3 jedes der ersten beiden Speicher sind verbunden mit dem 8-Bit-Bus IDMOD, während die Dateneingänge des dritten und vierten Speiches verbunden sind mit dem 8-Bit-Datenbus IDMID (7-0), wobei es sich um die PCM-Datenbusse handelt, die im Zusammenhang mit Fig. 5 beschrieben wurden.

Bei den RAM-Speichern kann es sich um Speicher des Typs LS208 handeln. Die 8 Chips bilden einen 128×16- Bit-Datenspeicher. Die ersten beiden Chips, welche die Hälfte 128×8 des Datenspeichers bilden (Adressenbit 2=0) dienen zum Empfang von Daten über die Leitung PCMIN (0-3), während die beiden anderen Chips (Adressenbit 2=1) zur Aufnahme der Daten von den Leitungen PCMIN (4-7) dienen (Kapazität ebenfalls 128×8).

Die 4-Bit-Ausgangsanschlüsse jedes der beiden Hälften des Datenspeichers sind verbunden mit einem 8-Bit-Bus DMD (7-0), welcher die Datensignale dem Multiplexer 404 übermittelt zur Ausgabe durch den Mikroprozessor oder der die Daten den Multiplexern 601 A und 601 B zuführt, welche den Eingang des Ausgangsdatenmanipulators bilden.

Der Verbindungsspeicher und die weiteren Schaltkreise bis zum Ausgangstreibersteuerregister sind in Fig. 8 dargestellt.

Die Eingänge 1 D 0 bis 4 D 0 von zwei Multiplexerschaltkreisen 801 sind verbunden mit den Bitleitungen 7-0 des Busses CMRAC (7-0). Es handelt sich hierbei um den Verbindungsspeicherausgabeadressenzählers. Die Eingänge 1 D 1-4 D 1 des einen Multiplexers sind verbunden zusammen mit dem Eingang 1 D 1 des anderen Multiplexers mit den Bitleitungen 7, 6, 5, 1 und 0 des Busses CI (8-0) zum Empfang von Wortwahladressen. Die Eingänge 2 D 1, 3 D 1 und 4 D 1 des zweiten Mutliplexers sind verbunden mit den Bitleitungen 2-0 des Busses CAR (7-0) zum Empfang des Datensignals für die Speicherseitenwahl (und für die Testkonfigurationswahl). Wenn die Eingänge D 0 der Multiplexer angesteuert werden, dann werden die zyklischen Leseadressen- Zählbits bestimmt und durch den Multiplexer übermittelt. Wenn die Eingänge D 1 angesteuert werden, dann werden die Seite und die Wortdaten bestimmt.

Die Adresseneingänge der beiden Multiplexer sind verbunden mit Taktquelle C 488.

Die 8 Ausgänge des Multiplexers sind über einen 8-Bitbus verbunden mit den 8 Eingängen jedes der RAM-Speicher 802. In einem Prototyp wurden drei 4-Bitspeicher verwendet. Die 8 Ausgangsbitleitungen vom Sendeempfänger 401 der Fig. 4 sind direkt verbunden mit den Dateneingängen des Verbindungsspeichers wie folgt: Der erste Speicher ist mit seinen Eingängen D 0-D 3 verbunden mit den Bitleitungen 7-4, die Eingänge D 0-D 3 des zweiten Speichers sind verbunden mit den Bitleitungen 3-0 und die Eingänge D 0-D 2 des restlichen Speichers sind verbunden mit den Bitleitungen 0-2 des Busses CD (7-0), der mit dem Sendeempfänger 401 verbunden ist.

Der Eingabeeinschalteingang WE der ersten beiden Speicher ist verbunden mit dem Ausgang eines UND- Gatters 803, von dem ein Eingang mit der Leitung CCMLBW verbunden ist. Der weitere Eingang ist verbunden mit der Leitung SCR/W. Ein dritter Eingang liegt an der Taktquelle C 244. Der Eingabeeinschalteingang WE des dritten Speichers ist verbunden mit dem Ausgang des UND-Gatters 804, dessen drei Eingänge mit den Leitungen SCR/W, C 244 und CCMHBW verbunden sind.

Die 4-Bitausgänge jedes der ersten beiden Speicher sind verbunden mit einzelnen Bitleitungen eines 8-Bit-Busses, wobei jede Bitleitung verbunden ist mit einem entsprechenden Eingang eines 8-Bitregisters 805. Es kann sich hierbei um ein Register des Typs LS374 handeln. Die 8 Bitleitungen des Registers 805 stellen den Ausgangsbus CMDR (7-0) des Verbindungsspeicherdatenregisters dar, wobei dieser Bus verbunden ist mit dem Datenspeicher und weiterhin mit dem Multiplexer, der zum PCM-Ausgangsdatenmanipulator führt (siehe Fig. 6).

Durch den Multiplexer 801 werden den Datenspeichern 802 entweder Daten direkt vom Mikroprozessor oder Seiten-, Wort- und Speicheradressendaten zugeführt. Die vom Mikroprozessor übermittelten und zu speichernden Daten werden direkt über die Leitungen CD (7-0) und über den Sendeempfänger 401 in die Speicher 802 eingegeben. Die adressierten Adressendaten werden in das Register 805 eingegeben und adressieren entweder den Datenspeicher oder gehen zu den PCM-Ausgangsleitungen über den Multiplexer, der verbunden ist mit dem Eingang des Datenmanipulators, und durch den Ausgangsdatenmanipulator und die Treiber hindurch.

Wie schon vorerwähnt, werden die drei letzten signifikanten Bits vom Verbindungsspeicher dazu verwendet zur Steuerung der Ausgangstreiber und für eine externe Steuerung. Letztere ist nützlich zur Verbindung von Zeitteilschaltmatrixen miteinander. Die drei letzten signifikanten Bits werden wie folgt verarbeitet.

Die Ausgänge Q 0-Q 2 des dritten Speichers 802 sind verbunden mit drei Flip-Flops 806, 807 und 809. Deren Takteingänge liegen zusammen an der Taktquelle C 488 B-. Die Ausgänge Q 0, Q 1 und Q 2 sind weiterhin verbunden mit den Leitungen CMD 8, CMD 9 und CMD 10, welche verbunden sind mit den Eingängen 2 D 3, 1 D 3 des einen Multiplexers 404 und mit dem Eingang 2 D 3 des anderen Multiplexers 404. Auf diese Weise kann der Mikroprozessor direkt die letzten drei signifikanten Bits der Daten ablesen, welche vom Verbindungsspeicher 802 ausgegeben werden.

Der Q-Ausgang des Flip-Flops 809 ist verbunden mit der Leitung CMDR 10, welche zum Eingang des ODER-Gatters 602 gem. Fig. 6 führt. Der Q-Ausgang des Flip-Flops 807 ist verbunden mit dem Dateneingang des Flip-Flops 810 dessen Q-Ausgang verbunden ist über einen Inverter 811 mit der Ausgangsleitung CX. Diese Leitung stellt einen Steueranschluß für externe Steuerzwecke dar.

Der Q-Ausgang des Flip-Flops 806 ist verbunden mit dem Dateneingang des Flip-Flops 812. Die Takteingänge aller Flip-Flops 806, 807 und 809 sind verbunden mit der Taktquelle C 488 B-, während die Takteingänge der Flip-Flops 810 und 812 verbunden sind mit der Taktquelle C 488 B. Die Rückstelleingänge CLR und die Eingänge PS der fünf Flip-Flops liegen an einer positiven Spannung.

Die Bitleitungen 5 und 6 des Busses CAR (7-0) und die Ausgänge Q der Flip-Flops 810 und 812 sind verbunden mit dem logischen Schaltkreis 813, der nach der folgenden Tabelle ausgelegt ist. Viele alternative Auslegungen sind möglich, so daß die beschriebene Auslegung nur als beispielhaft anzusehen ist. In der Tabelle stellt der Q-Ausgang des Flip-Flops 812 die Folge CMDR 8 dar, der Q-Ausgang des Flip-Flops 810 die Folge CMDR 9 und der Ausgang des logischen Schaltkreises 813 die Folge ODC dar.

Der Ausgang ODC des logischen Schaltkreises 813 ist verbunden mit dem Konverter 418, welcher Reihensignale in Parallelsignale umsetzt und der des Typs LS164 sein kann. Die Parallelausgänge des Konverters 814 sind verbunden mit den entsprechenden Eingängen eines Registers 815, dessen Takteingang verbunden ist mit der Taktquelle C 3904. Die Leitungen des 8-Bit-Busses ODC (7-0) sind verbunden mit den einzelnen Eingängen des UND-Gatters 606 gem. Fig. 6.

Die drei letzten signifikanten Bits am Ausgang des dritten Speichers 802 werden an die Flip-Flops 806, 807 und 809 angelegt. Diese haben die Funktion eines Datenregisters für die Verbindungsspeicherbits 10-8. Die beiden Bits, welche von den Flip- Flops 806 und 807 ausgegeben werden, liegen sodann an den Flip-Flops 812 und 810 an, welche als Taktregister wirken. Der Ausgang Q des Flip-Flops 810 gibt das externe Steuersignal wie oben erwähnt ab. Die Ausgänge Q der beiden Flip-Flops 812 und 810 werden mit den Betriebswahlbits 5 und 6 des Busses CAR (7-0) und einem 4-kHz-Taktsignal kombiniert und ergeben ein Reihenausgangssignal, welches im Register 815 in ein Parallelsignal umgesetzt wird zur Steuerung der Treiber 106.

Die Steuerung der Matrix wird wie folgt ausgeführt: Das Adressenregister im Schnittstellenschaltkreis (Fig. 4) ist das Mittel, durch welches das hohe Byte des Verbindungsspeichers, das niedere Byte des Verbindungsspeichers und der Datenspeicher adressiert werden. Das Adressenregister wird angesteuert mit der Adresse A 5=0. Die Art der Daten, welche in das Adressenregister eingegeben werden, bestimmen den einzelnen Speicher und die Seite, auf welche bei der nächsten Ein- oder Ausgabe der Zugriff erfolgt.

Der nächste Zugriff erfolgt mit der Adresse A 5=1. Falls beispielsweise der Einschalteingang CE eingestellt ist entsprechend der Adresse SD000, dann erfolgt ein Zugriff zur Eingabe bei SD000 des Adressenregisters. Eine Ausgabe von SD020 mit A 5=1 bewirkt einen Zugriff bei einem der Speicherbytes.

Die Ausgangsdaten werden bestimmt vom Mikroprozessor und zwar vom Verbindungsspeicher oder vom Datenspeicher. Der Verbindungsspeicher legt die Ausgangsleitung und den Kanal für den Datenspeicherausgang fest, wobei letzterer beispielsweise zur Sprachschaltung des PCM-Signals dient.

Wenn das Adressenregister in die Adressenleitung A 5=0 eingegeben ist, dann werden die Daten der Leitungen D 0-D 7 dem Adressenregister zugeführt. Wie schon vorerwähnt, bestimmen die Leitungen D 0-D 2 eine Seite aus acht Seiten der 32-Byteseiten im ausgewählten Speicher. Die Daten auf den Leitungen D 3 und D 4 bestimmen den Datenspeicher, das niedere Byte des Verbindungsspeichers, oder das hohe Byte des Verbindungsspeichers bei der nächsten Eingabe- oder Ausgabeoperation, wobei im Testbetrieb gefahren wird, wenn die Daten 00 sind. Die Datenbits D 5-D 7 bestimmen die Betriebsart.

Wenn die Bits D 6 und D 7 gleich 0 sind, dann sind diese Bits nicht aktiv.

Ist das Bit D 7=1, dann bedeutet dies, das alle folgenden nicht adressierten Registerablesungen vom Datenspeicher erfolgen und alle folgenden nicht adressierten Registereingaben in den Niederbyteverbindungsspeicher bewirkt werden.

Ist das Bit D 6=1, dann wird das Chip zur Verarbeitung von Daten geschaltet, d. h. das Datenbit 2 für das hohe Byte des Verbindungsspeichers wird gleich 1 und das niedere Byte des Verbindungsspeichers bestimmt die Serienausgangsquelle. Gleichzeitig werden alle Serienausgangstreiber eingeschaltet und das hohe Byte 0 für den Verbindungsspeicher wird gleich 1.

Bei D 5=0 wird das externe Steuersignal XC an die geeignete Leitung und den Kanal ausgegeben. Das Bit XC ist das Datenbit 1 des Verbindungsspeichers. Der XC-Ausgang ist unabhängig vom Schaltzustand der korrespondierenden Treiber.

Das Datenbit D 5=1 ist unbenutzt.

Wenn die Datenbits D 4 und D 3 jeweils 0 sind, dann wird im Testbetrieb gefahren. Sind diese Datenbits gleich 0 und 1, dann bedeutet dies, daß bei der nächsten Ausgabe ein Zugriff auf den Datenspeicher erfolgt. Sind diese Bits gleich 1 und 0, dann erfolgt bei der nächsten Aus- oder Eingabe ein Zugriff auf das niedere Byte des Verbindungsspeichers. Sind beide Datenbits gleich 1, dann bedeutet dies, daß bei der nächsten Ein- oder Ausgabe ein Zugriff auf das hohe Byte des Verbindungsspeichers erfolgt.

Die Datenbits D 0-D 2 bestimmen eine der acht Seiten der 32-Byteseiten im ausgewählten Speicher.

Zusammenfassend bedeutet dies, daß die Seite (Leitung) und die Art des Speichers bestimmt werden von den Daten, welche eingegeben werden in das Adressenregister. Das Byte (Kanal) wird bestimmt durch die Adressenbits A 4-A 0, welche adressiert werden durch den nächsten Datenspeicherausgabebefehl, wenn A 5=1 ist. Beispielsweise wird zur Ausgabe von Kanal 5, Leitung 6 wie nachfolgend beschrieben vorgegangen. In den drei nachfolgend wiedergegebenen Spalten bezeichnet die erste Spalte den Merkcode, die zweite Spalte den Maschinencode und die dritte Spalte dient der Beschreibung. Benutzt werden hierbei die Befehlsanweisungen eines Mikroprozessors des Typs 6809.

Das hohe Byte im Verbindungsspeicher wird dazu verwendet, die Serienausgangsquelle zu wählen, die Ausgangstreiber einzuschalten und das externe Steuerbit XC e 10789 00070 552 001000280000000200012000285911067800040 0002003232600 00004 10670inzugeben. Die Seite (Leitung) und der Speichertyp werden ausgewählt durch die Daten, welche in das Adressenregister eingegeben werden. Die nächste Eingabe soll das Ausgangsbyte (Kanal) 0-31 auswählen, wobei das Adressenbit A 5=1 ist und die Adressenbits A 0-A 4 die 32 Ausgangsbytes (Kanäle) auswählen können. Gleichzeitig sollen die Datenbits D 3-D 7 für die Ausgabe den Schaltzustand 0 haben. Der Zustand des Datenbits D 2 bestimmt von wo die Quelle für den Serienausgang stammt, beispielsweise bestimmt D 2=0, daß die Quelle für den Serienausgang der Datenspeicher ist. Die Bestimmung des Datenspeichers ist enthalten im niederen Byte des Verbindungsspeichers. Die oberen drei Bits des niederen Bytes des Verbindungsspeichers bestimmen die ankommende Seite (Leitung) im Datenspeicher und die unteren fünf Bits bestimmen das ankommende Byte (Kanal). Ist das Datenbit D 2=1, dann ist die Quelle für den Serienausgang direkt das niedere Byte des Verbindungsspeichers.

Aus der obigen Arbeitsweise geht hervor, daß hierdurch eine Kommunikation von Mikroprozessor zu Mikroprozessor wesentlich erleichtert wird.

Das Datenbit D 1 ist das externe Steuerbit XC, welches für eine Kanalzeit ausgegeben wird, welche bestimmt wird durch die Adressenbits A 4-A 0 in der Adresse des hohen Bytes des Verbindungsspeichers. Die Seite (Leitung) ist bestimmt durch die vorhergehende Eingabe in das Adressenregister.

Das Datenbit D 0 ist das Treibersteuerbit. Wenn D 0=1 ist, dann wird der Treiber eingeschaltet für eine Kanalzeit, welche bestimmt wird durch die Adressenbits A 4-A 0. Die Ausgangsleitung ist bestimmt durch die vorhergehende Eingabe in das Adressenregister.

Das niedere Byte des Verbindungsspeichers bestimmt entweder den Zugriff in den Datenspeicher oder diejenigen Daten, welche vom adressierten Ausgangstreiber zu übermitteln sind. Der Zugriff zu diesem Byte erfolgt durch Eingabe in das Adressenregister, um das niedere Byte des Verbindungsspeichers und die Ausgangsleitung zu bestimmen. Die nächste Eingabe in das niedere Byte des Verbindungsspeichers bestimmt sodann den Ausgangskanal (Byte) in den Adressenbits A 4-A 0. Das Format des Datenbytes hängt ab davon, ob dieses Byte als Daten benutzt wird oder benutzt wird zum Zugriff in den Datenspeicher.

Wird das Byte benutzt zum Zugriff in den Datenspeicher, dann bestimmt es die Eingangsseite (Leitung) und das Byte (Kanal) durch Verwendung der Datenbits D 7-D 5 zur Bestimmung der Eingangsseite (Leitung) und der Bits D 4- D 0 zur Bestimmung des Eingangsbytes (Kanal).

Falls das Byte als zu übertragende Daten dient, dann wird das Datenbyte in die bestimmte Leitung ausgegeben.

Das nachfolgende Beispiel erleichtert das Verständnis der Steuerung der Schaltkreise. Die erste Spalte stellt hierbei wiederum den Merkcode, die zweite Spalte den Maschinencode und die dritte Spalte die Beschreibung dar.

Beispiel 1

Byteausgabe vom Datenspeicher

Beispiel 2

Eingabebyte in Verbindungsspeicher, niederes Byte

Beispiel 3

Ausgabe 32-Bytenachricht

Ausgabe 32 Byte von Seite des Datenspeichers in RAM des Prozessors

Beispiel 4

Sprachkanalverlauf

Verbinde ankommenden Kanal und Leitung mit abgehenden Kanal und Leitung

Beispiel 5 Schleifenfehlertest

Der Schleifenfehlertest kann durchgeführt werden unter Verwendung des XC-Ausganges zur systematischen Einschaltung der Treiber welche den DX-Chipausgang zurückverfolgen zu einem anderen Chip zur einheitlichen Überprüfung. Beispielsweise muß zum Einschalten des XC- Ausgangs für die Leitung 5 das Signal XC gesetzt werden für jede der 32 Kanalzeiten.

Die Erfindung kann bei zahlreichen Anwendungsbereichen Verwendung finden, wie beispielsweise bei der Sprachübertragung, der Nachrichtenübertragung, der Fernsteuerung und der Fernabtastung. Die Verwendung bei der Sprachübertragung ergibt sich aus der vorstehenden Beschreibung. Durch die Verwendung von Treibern mit drei Schaltzuständen ist es möglich, den Schaltkreis als nicht blockierendes Netzwerk aufzubauen. Die Schaltmöglichkeiten sind gegenüber den bekannten Schaltkreisen wesentlich erhöht. Durch die Verwendung eines externen Steuersignals XC ist ein Schleifentest bei jedem der Schaltkreischips des Schaltkreises möglich.

Bei der Sprachübertragung sind die Bytes als Signalpegel auszulegen, bei der Nachrichtenübertragung interpretiert der Datenspeicher die Eingangsbytes als Paralleldaten. Der steuernde Mikroprozessor interpretiert den Datenspeicher als einen Eingang von einem anderen Mikroprozessor. In entsprechender Weise stellt der Verbindungsspeicher eine Quelle von parallelen Daten dar, die dazu bestimmt sind, einem anderen Mikroprozessor übermittelt zu werden. Jeder Mikroprozessor kann also im Duplexbetrieb mit einem anderen Mikroprozessor kommunizieren. Der Datenspeicher eines Mikroprozessors kann verbunden werden mit dem Verbindungsspeicher des anderen Mikroprozessors und umgekehrt. Die acht Eingangsleitungen und die acht Ausgangsleitungen bilden acht Duplexkanäle.

Bei der Nachrichtenübertragung steuert die Schaltung die Informationen zwischen den Prozessoren oder übermittelt Daten niederer Geschwindigkeit zwischen Periphergeräten und dem Prozessor oder zwischen den Periphergeräten. Hierbei können PCM-verschlüsselte Sprachdaten oder Daten hoher Geschwindigkeit zwischen den Periphergeräten übermittelt werden oder große Datenmengen zwischen den Periphergeräten und dem Systemprozessor.

Der Schaltkreischip kann auch dazu verwendet werden, binäre Steuerpunkte anzusteuern durch Eingabe in seinen Verbindungsspeicher. Es ist auch möglich, Sensoren abzutasten durch Ausgabe in seinen Datenspeicher. In diesem Fall muß eine richtige Taktung für den Schnittstellenschaltkreis vorgesehen werden, um die Punkte ansteuern zu können bzw. die Sensoren abtasten zu können. Der Zustand irgendwelcher Leitungen oder anderer peripherer Schaltkreise kann direkt erfaßt und/oder gesteuert werden. Jedes Bit im Datenspeicher kann einem Abtastpunkt in einer Vorrichtung und jedes Bit im Verbindungsspeicher einem Steuerpunkt entsprechen. Dies ermöglicht die Manipulation einer großen Anzahl von peripherer Steuersignale über relativ wenige in Serie betriebener Leitungen.

Im Vorstehenden wurde der Schaltkreis beschrieben anhand von bipolarer Chips. Es ist jedoch jederzeit möglich, die Schaltung auf einem Chip aufzubauen, bevorzugt unter Verwendung der CMOS-Technik.

Claims (5)

1. Zeit-Raum-Zeit-Durchschaltnetzwerk mit einem Eingangsdatenmanipulator, dem über mehrere Eingangsleitungen in Zeitkanälen PCM-Eingangssignale zugeführt werden, die von ihm vom Serienformat zum Parallelformat umgesetzt werden, die umgesetzten Eingangssignale in einem Datenspeicher gespeichert werden, von wo sie ausgeschrieben und einem Ausgangsdatenmanipulator zugeführt werden, der sie vom Parallelformat zum Serienformat umsetzt und auf freie Zeitkanäle der an den Ausgangsdatenmanipulator angeschlossenen Ausgangsleitungen durchschaltet, und das Ausschreiben aus dem Datenspeicher bestimmt wird durch Adressensteuersignale eines Verbindungsspeichers, dadurch gekennzeichnet, daß mit dem Verbindungsspeicher (107) ein Mikroprozessor verbunden ist, der Steuersignale dem Verbindungsspeicher (107) zuführt, die für an die Ausgangsleitungen (PCMAUS) angeschlossene Schaltungen bestimmt sind, mit dem Eingang des Ausgangsdatenmanipulators (104) der Ausgang eines vom Mikroprozessor gesteuerten Multiplexers (110) verbunden ist, dessen einer Eingang mit dem Datenspeicher (102) und dessen anderer Eingang mit dem Verbindungsspeicher (107) verbunden ist, der Mikroprozessor weiterhin Ablesezugriff zu dem Datenspeicher (102) hat und dabei für ihn bestimmte und über die Eingangsleitungen (PCMIN) zugeführte Steuersignale erkennt, ein Teil der von ihm erzeugten Steuersignale in Abhängigkeit der in den erkannten Steuersignalen enthaltenen Informationen gebildet wird und die im Verbindungsspeicher (107) gespeicherten Steuersignale über den Multiplexer (110) dem Ausgangsdatenmanipulator (104) zugeführt werden.

2. Zeit-Raum-Zeit-Durchschaltnetzwerk nach Anspruch 1, dadurch gekennzeichnet, daß der Mikroprozessor zusammen mit den Steuersignalen Adressensignale dem Verbindungsspeicher (107) zuführt, die die Adressen im Verbindungsspeicher (107) für die dort zu speichernden Steuersignale bestimmen.

3. Zeit-Raum-Zeit-Durchschaltnetzwerk nach Anspruch 2, dadurch gekennzeichnet, daß zwischen dem Verbindungsspeicher (107) und dem anderen Eingang des Multiplexers (110) ein Verbindungsspeicherdatenregister (110 A, 110 B) geschaltet ist, in welchem die dem Multiplexer (110) zuzuführenden Steuersignale zwischengespeichert werden.

4. Zeit-Raum-Zeit-Durchschaltnetzwerk nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Verbindungsspeicher (107) einen separaten Steuersignalausgang (XC) aufweist, dem dem Verbindungsspeicher (107) zugeführte Steuersignale in Abhängigkeit von vom Mikroprozessor erzeugten Adressensignalen zugeführt werden.

5. Zeit-Raum-Zeit-Durchschaltnetzwerk nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Mikroprozessor Ablesezugriff zu dem Verbindungsspeicher (107) hat.