FR2513057A1 - Matrice de commutation temporelle - Google Patents

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FR2513057A1
FR2513057A1 FR8215751A FR8215751A FR2513057A1 FR 2513057 A1 FR2513057 A1 FR 2513057A1 FR 8215751 A FR8215751 A FR 8215751A FR 8215751 A FR8215751 A FR 8215751A FR 2513057 A1 FR2513057 A1 FR 2513057A1
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FR8215751A
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Inventor
Conrad Lewis
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Microsemi Semiconductor ULC
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Mitel Corp
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing

Abstract

LA MATRICE DE COMMUTATION TEMPORELLE COMPREND UN MOYEN 101A, 101B, 102A, 102B POUR RECEVOIR DES SIGNAUX TEMPORELS DIVISES EN INTERVALLES DE TEMPS SERIE, SUIVANT UNE PREMIERE SEQUENCE, SUR UNE PLURALITE DE JONCTIONS D'ENTREE PCMIN0 A PCMIN7, UN MOYEN 102A, 102B, 110 DE COMMUTATION POUR COMMUTER LESDITS SIGNAUX VERS UNE PLURALITE DE JONCTIONS DE SORTIE PCMOUT0 A PCMOUT7 SUIVANT UNE SECONDE SEQUENCE, ET UN MOYEN 107A, 107B DE RECEPTION DE SIGNAUX DE COMMANDE. UN MOYEN DE COMMANDE 110A, 110B DU MOYEN DE COMMUTATION EST PREVU POUR ETABLIR LADITE SECONDE SEQUENCE A LA RECEPTION DE SIGNAUX DE COMMANDE D'UNE PREMIERE FORME ET DE COMMANDE DUDIT MOYEN DE COMMUTATION A LA RECEPTION DE SIGNAUX DE COMMANDE D'UNE SECONDE FORME POUR DELIVRER DES SIGNAUX DE COMMANDE D'UNETROISIEME FORME A LADITE PLURALITE DE JONCTIONS DE SORTIE PCMOUT0 A PCMOUT7.

Description

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La présente invention concerne une matrice de co" mutatiocr te -
porelle, particulièrement une matrice qui commute des signaux d'en-
trée MIC transmis par un groupe de lignes d'entrée à partir d'inter-
valles de temps quelconques vers d'autres intervalles de temps ou les mêmes dans un groupe de lignes de sortie et qui peut aussi substituer
d'autres signaux sur les lignes de sortie, facilitant la communi-
cation contrôleur à contrôleur sur les mêmes lignes que les signaux
d'entrée MIC.
Une matrice de commutation de multiplex temporelle a pratique-
ment une pluralité de lignes d'entrée transmettant des trames de mots
MIC qui doivent être commutés vers une pluralité de lignes de sortie.
Pratiquement, le signal sur chaque ligne est organisé en une suite de trames, chaque trame étant divisée en 32 voies *temporelles, chaque voie étant formée d'un mot MIC de 8 bits Le débit de trame normalisé est de 8 k Hz, correspondant à un débit de 2 048 Ybit/s transmis sur chaque ligne La fonction d'une matrice de commutation temporelle est de commuter chacune des 32 voies d'entrées d'une ligne d'entrée vers
une voie de sortie quelconque sur une ligne de sortie quelconque.
La fonction de commutation ci-dessus est remplie dans le sys-
tème décrit dans le brevet US 4 093 827 Dans ce-système, les signaux MIC série des lignes d'entrée sont mis en parallèle et emmagasinés dans un registre à décalage Avec des décalages de temps d'un bit, le contenu de chaque registre à décalage est emmagasiné, en parallèle, dans une mémoire de parole Chaque mot MIC est enregistré dans la mémoire à une position correspondant à la ligne d'entrée d'o il
arrive, et suivant son ordre dans la trame correspondante En consé-
quence, la mémoire est organisée sous la forme de-32 (trames) x 8 (lignes) = 256 mots de 8 bits chacun L'adresse de chacun des mots est aussi représentée par un mot de 8 bits, o les trois bits de poids faible représentent la ligne d'entrée et les 5 bits de poids
forts l'ordre séquentiel de la trame.
Une mémoire d'adresse est également prévue pour emmagasiner la séquence d'adresses de sortie, les adresses des mots à lire y étant emmagasinées en des emplacements séquentiels représentant la séquence de sortie Ces adresses sont lues séquentiellement et appliquées aux entrées d'adresses de lecture de la mémoire de parole; Cela entraîne que les mots MIC emmagasinés sortent sous forme parallèle, suivant une nouvelle séquence, vers un circuit de sortie qui convertit les mots parallèles en format série et les applique à une pluralité de
lignes de sortie.
Le réseau mentionné ci-dessus convient particulièrement à la commutation de la parole codée en MIC à partir d'une pluralité de
lignes d'entrée vers une pluralité de lignes de sortie, virtuelle-
ment sans blocage, et on peut construire des réseaux de commutation destinés à com muter un grand nombre de lignes d'entrée, chacune ayant par exemple 32 voies MIC série, vers un grand groupe de lignes de sortie du même type Il est pourtant restreint à la commutation de mots MIC reçus des lignes d'entrée, et, pour commander un tel réseau de matrices, on doit utiliser des bus auxiliaires contrôleur à contrôleur Cela accroît la complexité du câblage physique et
l'organisation temporelle, car les mots MIC doivent être soigneuse-
ment synchronises dans le temps à travers tout le réseau.
Cependant, il est préférable de commuter les données aussi bien que la parole sur le même réseau Le système antérieur mentionné ci-dessus n'apparaît pas capable de traiter les deux chaînes de données et de parole MIC sur les mêmes lignes, particulièrement quand les données sont engendrées par un ou une pluralité de contrôleurs de matrices particuliers ou destinées à ceux-ci Dans ces systèmes, il est nécessaire que le réseau puisse transmettre les signaux de commande ou de données entre les contrôleurs ainsi que les signaux de parole MIC, ou des données engendrées par un contrôleur ou à faire passer à travers un contrôleur pour être appliquées à des lignes MIC pour des communications bidirectionnelles avec des terminaux distants de données, tel que des terminaux d'abonnés, qui eux-mêmes peuvent être une combinaison de terminaux de données et de parole En clair, le problème de la synchronisation des signaux pour un tel réseau
étendu serait extrêmement complexe et un tel réseau serait extrême-
ment difficile à agrandir sur le plan pratique.
La présente invention concerne une matrice de commutation tempo-
relle qui peut traiter à la fois la parole MIC et les données dans lequel les signaux de parole sont reçus d'une pluralité de lignes à multiplex temporel d'entrée et sont commutés vers des lignes de
sortie du même type Cependant, contrairement à la technique anté-
rieure, dans la présente invention, les signaux reçus peuvent être lus par le contrôleur lui-même, c'est à dire, utilisés pour commander le contrôleur, et le contrôleur peut lui-même engendrer ou faire passer des signaux de commande ou de données vers les lignes de sortie De cette manière, le contrôleur peut être, en effet, un terminal interactif qui, non seulement commande la commutation dans une matrice particulière de commutation temporelle, mais également communique aussi avec les autres contrôleurs et avec des terminaux de
données d'abonnés qui peuvent être reliés à des lignes externes.
Ainsi, le contrôleur peut être utilisé pour accéder à des bases de données ou des programmes locaux ou distants, être utilisé pour faciliter des communications calculateur à calculateur et en général peut faciliter la connexion à la fois de circuits de parole et de données et agir sur les circuits de données pour des commandes ou
dans d'autres buts.
En effet, une caractéristique de la présente invention que le contrôleur peut directement commander les appareils périphériques dont une première classe comprend une pluralité de commutateurs à trois états ou d'amplificateurs montés en série dans chaque ligne de sortie, ce qui facilite l'interconnexion de la matrice de l'invention
dans différentes formes de réseau.
A noter que, suivant l'invention, on atteint cet objectif par le mêmes lignes d'entrée et de sortie que celles qui transmettent des signaux de parole MIC Aucun bus spécial contrôleur à contrôleur n'est nécessaire pour la communication La donnée qui est une donnée d'entrée dans la matrice suivante peut être lue par le contrôleur, ou si elle est destinée à un contrôleur d'une matrice suivante, par le contrôleur de matrice suivant De plus, la base de temps de ces signaux de données est telle qu'aucune circuitrie spéciale autre que celle décrite dans la suite n'est nécessaire pour les commuter ou les envoyer Un réseau composé de ces matrices peut ainsi subir des extensions ou être modifié sans se préoccuper extraordinairement de
la base de temps des signaux à travers le réseau.
D'une manière générale, l'invention concerne une matrice de
commutation temporelle comportant une circuit pour recevoir des pre-
mières séquences de signaux divisées en intervalles de temps série sur une pluralité de lignes d'entrée, des appareils de commutation pour commuter les signaux vers une pluralité de lignes de sortie suivant une seconde séquence, un circuit récepteur pour recevoir des
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signaux de commande, un, circuit pour commander les appareils de commutation pour établir la seconde séquence à la réception des signaux de commande d'une première forme et pour commander les appareils de commutation à la réception d'une seconde forme de signaux de commande pour délivrer une troisième forme de signaux de
commande vers la pluralité des lignes de sortie.
Plus particulièrement, l'invention concerne une matrice de com-
mutation temporelle comportant un convertisseur série-parallèle des-
tiné à recevoir des signaux de multiplex temporels d'une pluralité de lignes d'entrée et à convertir les signaux en séquence sous forme parallèle, et une mémoire de données pour recevoir les signaux parallèles pour les emmagasiner suivant un plan prédéterminé Un ensemble de circuits est prévu pour recevoir des signaux de commande d'une pluralité de lignes de commande, les signaux de commande étant formés de bits d'adresse et de données Une mémoire de connexion emmagasine les bits de données aux endroits spécifiés par les bits d'adresse La mémoire de connexion est lue séquentiellement pour
délivrer un mot de données formé d'une pluralité de bits parallèles.
Un multiplexeur a une paire de bus qui lui sont reliés, un bus d'entrée étant connecté pour recevoir les signaux de sortie de la mémoire de données et l'autre bus de sortie étant connecté pour recevoir une première partie prédéterminée du mot de données Un ensemble de circuits est prévu pour appliquer une seconde partie
prédéterminée du mot de données à l'entrée de commande du multi-
plexeur de manière que le multiplexeur délivre soit des signaux de la mémoire de données, soit la première partie prédéterminée du mot de données pendant des périodes de temps commandées par la seconde
partie prédéterminée du mot de données Un convertisseur parallèle-
série reçoit les signaux de sortie du multiplexeur et les convertit
en forme série pour les appliquer à une pluralité de lignes de sortie.
De préférence, une pluralité de portes de sortie à trois états est prévue dont chacune egt montée en série avec une ligne de sortie correspondante Les portes à trois états sont commandées par une troisième partie prédéterminée du mot de données lu dans la mémoire de connexion, de manière que l'état de transmission de chacune des
lignes de sortie puisse être commandé à chaque intervalle de temps.
Il est préférable également qu'une partie prédéterminée du signal de commande soit appliquée à une ligne de commande réservée
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pour la commande des circuits externes qui peuvent y être reliés.
Les caractéristiques de l'invention mentionnées ci-dessus, ain-
si que d'autres, apparaîtront plus clairement à la lecture de la
description suivante d'un exemple de réalisation, ladite description
étant faite en relation avec les dessins j oints, parmi lesquels: les Figs 1 et l A représentent le bloc-diagramme d'une matrice suivant l'invention, la Fig 2 A est un diagramme temporel, la Fig 2 B montre la position pratique des bornes d'une puce quand le circuit suivant l'invention est intégré dans une seule puce, les Figs 3 Aa, 3 Ab, 3 Ba et 3 Bb, accolées comme l'indique la Fig 3, représente un diagramme de formes d'onde, La Fig 4 est le schéma, sous forme de blocs logiques, de la partie interface du contrôleur de l'invention, la Fig 5, sous forme des Figs SA et 5 B accolées, est le diagramme de la partie interface du contrôleur de l'invention, la Fig 6, formée des Figs 6 A et 6 B accolées comme l'indique la Fig 6 C, est un diagramme du manipulateur de données de sortie et d'une partie accessoire de l'ensemble des circuits de l'invention, la Fig 7 est un diagramme de la partie mémoire de données et du multiplexeur d'entrée de l'invention, et la Fig 8, formée des Figs 8 A et 8 B accolées comme l'indique la Fig 8 C, est un schéma de la mémoire de connexion et d'une partie
accessoire des circuits de l'invention.
Comme le montre la Fig 1, une pluralité de lignes d'entrée transmettant des signaux d'entrée de multiplex temporels, soit, en pratique, 8 lignes PCMINO à PCMIN 7, est reliée à un manipulateur de données d'entrée, montré en deux parties l Ol A et 101 B Les données de chaque ligne d'entrée -sont reçues en série ainsi que le montre la Fig 2 A, o la suite des temps T de données est divisée en trames 201, chaque trame étant divisée en 32 voies 202, et chaque voie étant
divisée en 8 bits formant un mot de données 203 Dans les manipula-
teurs l Ol A et l Ol B, les signaux série de chaque voie sont convertis en parallèle Les séquences de signaux résultantes sont appliquées, par une jonction parallèle à 8 bits, de chaque manipulateur à l'entrée de données D de deux parties correspondantes d'une mémoire de données 102 A et 102 B, auxquelles on se reférera ci-dessous par mémoire 102 Bien entendu, ceci se retrouve dans le brevet US 4 093
827, déjà cité Les temps d'emmagasinage des données dans les mé-
moires de données 102 A et 102 B sont commandés par les circuits
logiques de commande d'écriture 103 A et 103 B qui, eux-mêmes, sont com-
mandés par une paire de fils SDMW et d'horloge C 244, tous deux transmettant des formes d'ondes de base de temps engendrées par un générateur de forme d'ondes de base de temps 118, Fig l A La partie mémoire pourrait, bien entendu, être combinée ainsi que les parties
du manipulateur des données d'entrée et des circuits logiques de com-
mande d'écriture La mémoire de données est, dans l'exemple décrit, organisée en 256 x 8 bits pour emmagasiner une trame de chacune des 8
lignes d'entrée, chacune fonctionnant à 2 048 kbit/s.
Le signal de sortie Q de la mémoire de données 102 est transmis, par une jonction parallèle à 8 bits et un ensemble de circuits qui seront décrits plus tard, vers un manipulateur de
données de sortie 104, qui effectue la conversion parallèle-série.
Le manipulateur 104 est actionné par les signaux d'entrée et de sortie d'horloge et des signaux de base de temps de chargement de
sortie par ses fils I/PCLK, O/PCLK et O/PLD, respectivement.
Les fils de sortie parallèles à 8 bits 105 sont reliés à un nom-
bre correspondant de commutateurs ou amplificateurs à trois états 106, dont les sorties sont reliées à un groupe de 8 fils de sortie
PCMOUTO à PCMOUT 7, chacun transmettant des signaux de sortie de multi-
plex temporels.
Une mémoire de connexion de 256 x 1 l bits, organisée en une
partie 107 A à 8 bits et une partie 107 B à 3 bits, a ses bornes d'en-
trée D reliées, par CD 7 à CDO, à une source de données qui est un interface de contrôleur 117, Fig l A, qui est relié à un contrôleur à
microprocesseur, non mbntré Les 8 bits d'entrées d'adresse paral-
lèles AD sont reliés à la sortie d'un multiplexeur 2:1 108, qui a deux entrées parallèles à 8 bits Une des entrées est divisée en deux groupes, l'un pour recevoir des adresses sur 5 lignes parallèles A 4 à AO et l'autre pour recevoir les adresses sur 3 lignes parallèles CAR 2 à CARO, pour être reliées à un contrôleur du microprocesseur, par l'interface de contrôleur 117 L'autre entrée parallèle à 8 bits est reliée à une source de base de temps de forme d'onde par les fils CMRAC 7 à CMRACO Des circuits logiques de commande d'écriture 109 A et 109 B ont respectivement leurs sorties reliées aux fils d'écriture W des mémoire de connexion 107 A et 107 B, et reçoivent des signaux de
base de temps sur les fils CCMLBW, SCR/W, et CLK 244.
Les fils de sortie à 8 et 3 bits parallèles des sorties Q des parties de mémoire de connexion 107 A et 107 B sont reliés aux entrées
de données d'une paire de registres de données de mémoire de con-
nexion correspondant ll OA et 1 OB Les fils de sortie des parties de mémoire de connexion 107 A et 107 B sont aussi reliés aux entrées CMD 7 à CMDO et CMD 10 à CMD 8 de l'interface de contrôleur qui est relié à
un contrôleur à microprocesseur, qui sera décrit plus tard.
Les fils reliés aux sorties Q de la mémoire de données 102 sont
reliés aux entrées DMD 7 à DMD O de l'interface 117.
Les bits de sortie O à 7 du registre de données de mémoire de connexion 111 A sont appliqués aux entrées parallèles à 8 bits des multiplexers 110 et 111 La seconde entrée à 8 bits du multiplexer est reliée à la sortie d'une mémoire de données 102 et sa S 9 rtie parallèle à 8 bits est reliée à l'entrée du manipulateur de données 104 Sept des 8 bits de sortie parallèle du multiplexeur 111 sont appliqués à l'entrée d'adresse AD de la mémoire de données 102, cependant que le huitième bit est appliqué à l'entrée d'activation de sortie de la partie 102 A et à l'entrée activation de sortie de la partie de mémoire 102 B à travers un inverseur 119 Une seconde entrée parallèle à 8 bits du multiplexeur 111 est reliée à la sortie d'adresse A 4, à AO et la sortie d'adresse de mémoire CAR 2 à CARO de l'interface 117 De plus, une troisième entrée parallèle à 7 bits est reliée au générateur de forme d'onde de base de temps 118 par les
fils DMWAC 6 à DMWACO.
Les bits de sortie 8 à 10 du registre de données de mémoire de connexion ll OB sont appliqués à une entrée parallèle à 3 bits CMDR 10 d'une porte OU 112 La seconde entrée de porte OU 112 est reliée à un fil CAR 7 de l'interface 117 La sortie de la porte OU 112 est reliée à la partie sélection d'entrée du multiplexeur 110, de manière que l'une ou l'autre des deux entrées de multiplexeur puissent être sélectées. Les fils de sortie de la partie du registre de données de mémoire de connexion 110 B transmettant les bits 8 et 9 sont reliés à l'entrée d'un registre de resynchronisation 113, dont la sortie est reliée par deux fils à un circuit logique 120 dont la sortie est reliée par un fil à un convertisseur série-parallèle 114 Le fil de
sortie XC du bit 9 du registre de resynchronisation 113 est dispo-
nible pour la commande d'un circuit externe Les fils CAR 6 et CAR 5 de
l'interface 117 sont reliés au circuit logique 120.
Les bits série du fil de sortie du registre de données de
mémoire de connexion 110 sont convertis en parallèle par le conver-
tisseur série-parallèle 114 et sont délivrés sous forme parallèle à 8 bits de la sortie Q du convertisseur 114 au registre de commande d'amplificateur de sortie 115 Les fils de sortie CDC 7 à CDCO du registre 115 qui délivrent les signaux de commande de l'amplificateur
de sortie sont reliés aux entrées correspondantes d'un circuit logi-
que de commande d'activation de sortie 116, comme le fil d'entrée d'activation d'amplificateur de sortie ODE, qui peut être relié à un circuit externe pour forcer l'amplificateur de sortie à trois états à prendre un état particulier à partir du circuit externe Les fils de sortie du circuit logique de commande d'activation de sortie 116 sont reliés aux entrées de commande des amplificateurs de sortie à trois
états 106.
L'interface 117 interface le circuit décrit ci-dessus avec un contrôleur à microprocesseur, non montré, par les fils bien connus E, R/W, MR, CE, les fils du bus d'adresse A 5 à AO et les fils du bus de données D 7 à DO Les entrées de l'interface 117 sont les fils de lecture de la mémoire de données DMD 7 à DMDO, au nombre de 8, et les fils de lecture de données de la mémoire de connexion CMD 7 à CMDO'et CMD 10 à CMD 8, au nombre total de 11 Les sorties de l'interface 117 sont les fils individuels d'activation d'écriture bas et haut de la mémoire de connexion CCMLBW et CCMHBW, 5 fils de bits d'adresse A 4 à AO, des bits du registre d'adresse du contrôleur CAR 2 à CARO et CAR 7
à CAR 5, spécifiant les adresses de mémoires de données et de con-
nexion, et 8 fils spécifiant les données d'entrée de la mémoire de
connexion CD 7 à CDO.
Dans la technique antérieure, les signaux d'entrée sont reçus sur les fils PCMINO à PCMIN 7 et sont convertis en parallèle dans un
convertisseur série-parallèle correspondant aux parties de manipula-
teurs de données d'entrées l Ol A et l Ol B Les données parallèles sont alors écrites dans une mémoire de parole correspondant à la mémoire de données 102 Une mémoire d'adresse, correspondant à la mémoire de connexion 107, emmagasine les adresses des mots de données à lire vers un convertisseur parallèle-serie correspondant au manipulateur de données 104, d'o elles sont directement appliquées aux lignes de
sortie PCMOUTO à PCMOUT 7.
La présente invention accomplit à la fois une fonction de commutation temporelle et une fonction de commutation spatiale comme
on l'a déjà mentionné ci-dessus.
Cependant, dans la présente invention, un contrôleur à micro-
processeur a, à la fois, des accès de lecture sur la mémoire de données 102 et des accès de lecture et d'écriture sur la mémoire de connexion 107 Par conséquent, pendant que la mémoire de données 102 emmagasine une trame de mots de 8 bit reçus sur les 8 liaisons d'entrée série, n'importe lesquelles de ces données peuvent être lues par le contrôleur à microprocesseur Ceci est effectué du fait que la mémoire de données de sortie 102 est connectée par les fils de sortie DMD 7 à DMDO de la mémoire 102 A vers l'entrée de l'interface du contrôleur 117 Ainsi, les signaux de données transmis sur les lignes
d'entrée MIC peuvent être lus par le contrôleur à microprocesseur.
Le contrôleur à microprocesseur écrit dans la mémoire de con-
nexion 107, par les fils de données CD 7 à CDO, aux adresses spéci-
fiées sur les fils A 4 à AO et CAR 2 à CARO qui sont connectés au multiplexeur 108, et lit le contenu de la mémoire de connexion, par les fils CMD 7 à CMDO, qui relient la sortie de la mémoire de
connexion 107 A aux entrées correspondantes de l'interface du contrô-
leur 117.
Le microprocesseur peut aussi écrire directement vers fils de sortie PCMOUTO à PCMOUT 7, comme suit Des signaux provenant de la mémoire de connexion sont temporairement emmagasinés dans les parties du registre de données ll OA et ll OB Les 8 bits de poids fort sortent du registre de données de la mémoire de connexion ll OA, par CMDR 7 à
CMDRO, et sont appliqués à l'une des entrées parallèles du multi-
plexeur 110, tandis que les bits de sortie de la mémoire de données 102 sont appliqués à l'autre entrée Comme le bit 10 du registre de données ll OB et le bit sur fil CAR 7 du contrôleur à microprocesseur commandent celui des deux groupes d'entrée du multiplexeur 110 qui sera celui de la sortie vers le manipulateur de données de sortie 104 et les fils de sortie PCM, il est clair que le contrôleur à microprocesseur peut substituer ses propres signaux sur les fils de
sortie aux mots MIC de la mémoire de données 102.
Comme noté plus haut, quand de tels signaux sont emmagasinés dans la mémoire de données 102 à partir de la matrice précédente, que ce soit des signaux de parole ou des signaux de données, ces signaux peuvent être lus par les fils DMD 7 à DMDO de la sortie de la mémoire de données 102 directement vers le microprocesseur local à travers
l'interface de contrôleur 117 En clair, les communications contrô-
leur à contrôleur sont facilitées par l'utilisation de la présente invention. Les signaux mémorisés dans la mémoire de données 102 sont normalement assignés aux jontions MIC de sortie et à des intervalles de temps par les adresses déterminées par des signaux mémorisés dans la mémoire de connexion 107 A et qui sont des entrées du multiplexeur 111, par le registre de données de mémoire de connexion ll OA et les fils parallèles de 8 bits CMDR 7 à CMDRO De plus, le microprocesseur peut directement et spécifiquement substituer des mots à sortir de la mémoire de données 102 par les fils d'adresse de mémoire CAR 2 à CARO et A 4 à AO, qui sont des entrées du multiplexeur 111 Une troisième source de signaux vers le multiplexeur 111 est formée par les fils de
signaux de base de temps DMWAC 6 à DMWACO qui sont reliés au généra-
teur de signaux de base de temps 118, Fig l A. le microprocesseur écrit des mots de il bits O à 10 dans les parties de mémoire de connexion 107 A et 107 B aux adresses définies sur les fils CAR 2 à CARO et A 4 à AO, aux temps définis par les circuits logiques de commande d'écriture 109 A et 109 B qui délivrent les commandes d'écriture à la mémoire associée Le bit 10 de la mémoire de connexion est utilisé pour sélecter soit la mémoire de données ou les bits 7 à O de la mémoire de connexion, comme source de mots de 8 bits à envoyer aux jonctions de sortie série Suivant l'état du bit 10, les bits 7 à O forment soit le mot à transmettre,
par les fils CMDR 7 à CMDRO et le multiplexer 110, vers le manipula-
teur de données de sortie, soit sélecte un des 256 mots de 8 bits
mémorisés dans la mémoire de données pour le transmettre aux jon-
ctions de sortie correspondantes pendant le temps de voie correspon-
dant Comme on l'a décrit plus haut, le bit 10 passe par la porte OU 112 qui change l'état du multiplexeur 110 en définissant la source particulière de données qui est activée pour la transmission vers le
manipulateur de données de sortie 104.
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Le bit 9 de la mémoire de connexion est utilisé pour commander un circuit externe Ce bit est reçu de la partie 110 B, est corrigé en
phase dans le registre de resynchronisation 113 par le signal d'horlo-
ge C 488 et est délivré sur le fil XC, pour la commande du circuit externe. Le bit 8 est transmis de la partie 110 B, par le registre de resynchronisation 113, le circuit logique 120, vers la convertisseur série-parallèle 114, qui convertit les bits série en groupes de 8 bits parallèle, qui sont mémorisés dans le registre 115 Le signal de sortie est appliqué à la logique de commande d'activation de sortie 116, d'o il est appliqué aux portes des amplificateurs de sortie à trois états 106 Les états de transmission et d'impédance de sortie de ces amplificateurs sont ainsi définis pour les liaisons de sortie correspondantes.
Quand le bit 10 est à " O ", les bits 7 à O de la mémoire de con-
nexion définissent le mot de la mémoire de données à transmettre à la liaison de sortie série qui correspond à la position de la mémoire de connexion, pendant la voie temporelle qui correspond aussi à la position de la mémoire de connexion Ainsi, quand le bit 10 est à " O ", les bits 7 à O forment un signal d'adresse qui est appliqué à partir des fils CMDR 7 à CMDRO, par le multiplexeur 111, vers l'entrée
AD de la mémoire de données 102.
Quand le bit 10 est à " 1 ", les bits 7 à O de la mémoire de connexion forment le mot de données à envoyer vers la jonction de sortie série qui correspond à la position de la mémoire de connexion, pendant la voie temporelle correspondant à la position de la mémoire de connexion Ce mot passe par le multiplexeur 110, comme mentionné ci-dessus.
Ainsi, le contrôleur à microprocesseur lit les jonctions d'en-
trée série, à partir de la mémoire de données, sans s'occuper de la trame, de la voie, de la synchronisation bit et de la conversion
série-parallèle En écrivant dans la mémoire de connexion, le contra-
leur peut transmettre des mots de données, par les liaisons de sortie série, sans s'occuper de la synchronisation et de la conversion
parallèle-série.
Avant de continuer la description, il peut être utile de revoir
l'aspect fonctionnement physique et général de l'invention Comme mentionné ci-dessus, la structure est une matrice de points de
croisement combinée temporelle et spatiale pour parole et données.
Dans l'exemple préféré de réalisation et dans plusieurs prototypes ayant donné satisfaction, la structure a été fabriquée sous la forme d'un pucede circuit intégré CMOS La puce interface une horloge, un microprocesseur, des lignées d'entrée et de sortie, et une source d'impulsions de trame Les références de la puce des prototypes, qui correspondent à celles des Figs 1 et 1 A, sont données à la Fig 2 B. Le signal appliqué au fil FP est l'impulsion de trame pour les signaux entrants Le fil C 244 est une entrée d'horloge de 244 nanosecondes Les fils 510 à 517 sont les entrées MIC série O à 7 et les fils SOO à 507 sont les sorties MIC série O à 7 Le fil ODE est une entrée d'activation des amplificateurs de sortie, qui active ensemble tous les amplificateurs de sortie à trois états Le fil XC est une sortie de commande externe Pour interfacer un contrôleur à
microprocesseur, le fil DS est utilisé pour la validation des don-
nées, le fil R/W pour la lecture et l'écriture, le fil DTACK pour l'accusé de réception du transfert de données, le fil CE pour l'activation de la puce, les fils D 7 à DO pour les lignes de données,
et les fils A 5 à AO pour les lignes d'adresse.
Le signal d'horloge qui est utilisé par le générateur des signaux de base de temps 118 pour engendrer tous les autres signaux
-de base de temps et de synchronisation est appliqué au fil C 244.
Pour revoir sommairement les fonctions décrites ci-dessus en se
référant aux bornes de la puce, les bornes d'entrée SIO à 517 sont huit jonctions d'entrée vers la puce Les signaux numériques série, au rythme de 2,048 Mbit/s, entrent par chaque jonction et sont
mémorisés dans la mémoire de données 102 dans des blocs de 32 octets.
Chaque impulsion de -trame correspond à l'emmagasinage de 32 octets pour chacune des huit jonctions entrantes Les données série sont
converties en octets, chaque octet correspondant à une voie temporel-
le.
Les fils SOO à 507 sont les huit bornes de sortie de la puce.
La sortie est aussi une suite de données série de huit bits, au rythme de 2,048 Mbit/s La sortie est rafraîchie continuellement toutes les 125 microsecondes, si les amplificateurs de sortie ont été activés La source de ces données de sortie est définie par le
microprocesseur du contrôleur comme provenant de la mémoire de don-
nées, donc des jonctions d'entrée, soit de la mémoire de connexion
qui est alimentée par un bus parallèle.
Le fil ODE est une borne matérielle qui active ou désactive les amplificateurs de sortie Son rôle principal est de fournir un moyen pour éviter des contentions entre plusieurs puces de matrices de points de croisement dont les sorties pourraient être reliées en- semble A la mise sous tension, par exemple, les amplificateurs de sorties peuvent être mis au repos et le microprocesseur peut écrire dans une bascule entrée/sortie pour activer les sorties d'une manière
contrôlée après qu'elles aient été positionnées en interne.
Le fil de commande externe XC est une sortie du bit 9 de la par-
tie de mémoire de connexion 107 B Ce bit est positionné par le contr 6-
leur à microprocesseur et devient actif pour une jonction et une voie définies quelconques Sa fonction primaire est d'activer en externe des puces de matrices de points de croisement individuelles qui peuvent être arrangées en réseau et de fournir une possibilité de test bouclé Ainsi, l'ensemble des circuits externes est réduit au minimum. Les fils DS, R/W, DTACK et CE correspondent à des bornes de protocole de matériel qui sont utilisées pour interfacer la puce avec
différents microprocesseurs.
Les fils D 7 à DO sont les lignes de données parallèles entrant dans la puce et elles sont utilisées pour y écrire des informations de commande et de données Les fils A 5 à AO sont les six lignes
d'adresse vers la puce et sont utilisées pour adresser des informa-
tions de commande.
Ainsi, les principaux éléments sur -la puce sont une mémoire de données, constituées normalement par 32 octets pour chacune des huit lignes d'entrées et arrangés en six pages, une mémoire de connexion avec 32 bytes de 11 bits par byte pour chacune des huit pages, et un registre d'adresse, qui sera décrit en relation avec l'interface de contrôleur Les bytes bas et haut de chaque page de la mémoire de
connexion sont retenus pour des formes de données spéciales.
On trouvera ci-dessous une description détaillée du fonction-
nement de l'invention en se référant à chacun des circuits mentionnés cidessus On décrira l'exemple de réalisation en se référant aux puces de circuits intégrés LS bien connues de tout le monde Afin de
mieux comprendre le fonctionnement des différents circuits de l'inven-
tion, on va d'abord décrire les signaux de base de temps.
Le générateur des signaux de base de temps peut être conçu
structurellement suivant de nombreuses formes, une fois que le dia-
gramme de temps des différentes formes d'onde est connu Ci-dessous
est donnée une description des formes d'onde à engendrer et le
fonctionnement résultant de la matrice de l'invention Il sera utile de se référer aux Figs 1 et l A. Premièrement, en ce qui concerne le générateur des signaux de base de temps 118 de la Fig l A, une entrée d'horloge maîtresse externe C 244 + fournit des impulsions d'horloge espacées de 244 ns, dont le cycle de temps dure 244 ns, au générateur De plus une impulsion de trame positive FP+ de largeur égale à 244 ns est appliquée au générateur au début de chaque trame, l'impulsion de trame étant centrée sur le flanc arrière de la partie positive des
impulsions d'horloge C 244 +, c'est à dire centrée sur le cycle d'horlo-
ge Donc l'impulsion de trame correspond à la longueur d'un cycle d'horloge complet, c'est à dire la longueur d'un cycle de travail
d'un cycle d'horloge.
Du signal d'horloge C 244 + et de l'impulsion de trame FP+, se déduisent plusieurs signaux d'horloge, tels que C 488 +, C 448-, C 976 +, C 976 et C 3904 + Ces signaux d'horloge ont un temps de cycle, mesurés en ns, qui est égal au nombre indiqué après la lettre "C" et ont des
polarités positive ou négative qui sont indiquées par + ou -.
Les autres signaux de base de temps seront décrits en se réfé-
rant aux diagrammes temporels des Figs 3 A et 3 B, accolées ensemble.
Chacune des séries de signaux de base de temps est indiquée sur le c 8 té gauche des figures, en ce qui concerne sa désignation, le temps se déroule de gauche à droite, ce qui veut dire que les signaux
vont de droite à gauche.
Le premier signal, en haut, est l'impulsion de trame FP+ reçue de l'extérieur Cette -impulsion est le point de référence du système et, comme mentionné plus haut, a une largeur de 244 ns Son centre forme la frontière de trame Bien sûr, elle apparaît à la frontière de chaque trame complète et est engendrée à partir d'une source
externe qui ne fait pas partie de l'invention.
Le signal suivant, au-dessous, est le signal d'horloge C 244 + reçu de l'extérieur Il a un cycle de temps de 244 ns et un cycle de
travail de 50 % Le flanc arrière de la partie positive de l'impul-
sion d'horloge est centré sur le point milieu de l'impulsion de trame.
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Le signal suivant est l'impulsion d'horloge déduite C 448 + dont la période est de 488 ns Son flanc avant coïncide avec le centre de
l'impulsion de trame.
Le signal suivant est l'impulsion d'horloge C 496 + ayant une période de 976 ns Le bord arrière de sa partie positive coïncide
avec le centre de l'impulsion de trame.
Chacune de ces impulsions d'horloge a un cycle de travail de 50 Les signaux suivant PCMIN O + à PCMIN 7 + montrent les positions temporelles de chaque bit sur une ligne MIC déterminée d'entrée dans les parties l Ol A et 101 B de manipulateur de données d'entrée Chacune de ces périodes de temps contient un bit et dure 488 ns, synchronisée sur chaque demi-cycle du signal C 976 + Par exemple, de la 4 à la 11 période de temps, on trouve les bits 7 à O de la voie 0, les huit périodes suivantes portent les bits 7 à O de la voie 1, etc. La série de signaux suivante montre le signal du fil IDMIC+ qui est appliqué aux parties l Ol A et l Ol B Ce signal a une période de 488 ns et un cycle de travail de 50 % Ses flancs avant se trouvent au 3/4 de la période suivant le début de chaque bit des signaux PCMINO+ à PCMIN 7 +, ce qui entraîne un échantillonnage du bit 3/4 de période
après son début.
La série suivante montre les positions temporelles des données décalées de 3/4 de bit Le début de chaque bit y coîncide avec le
flanc avant ole chaque impulsion positive du signal IDMIC+ Ce diagram-
me montre ainsi les positions temporelles des données telles qu'elles ont été décalées dans une partie d'un registre à décalage d'entrée de 8 bits faisant partie du manipulateur de données d'entrée, qui sera
décrit dans la suite, à partir des lignes PCMIN.
Une fois qu'une voie complète a été échantillonnée et que le signal a été mémorisé dans le registre à décalage d'entrée à 8 bits formant un premier étage, il est décalé dans un second étage du manipulateur de données d'entrée pour faire de la place pour les bits de la seconde voie Le signal d'horloge pour ce processus est fourni sur le fil DMLD, le signal DMLD étant une impulsion de 488 ns centrée sur le centre des impulsions de trame et apparaissant une fois tous
les 8 bits pendant le bit O ou le bit de poids faible.
Les données mémorisées en parallèle dans le manipulateur d'en-
trée sont alors transférées dans la mémoire de données, 8 bits
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parallèle à la fois Le manipulateur d'entrée et la mémoire de
données sont tous deux divisés en deux parties, comme on l'a men-
tionné ci-dessus, pour faciliter les transferts rapides de données.
Donc, les données dde deux entrées sont, à la fois, transférés dans la mémoire de données Les positions temporelles sont montrées dans les deux diagrammes appelés INPUT DMO et INPUT DM 1, ces signaux
apparaissant sur les fils IDMOD 7 + à IDMODO+ et IDMID 7 + à ID Ml DO+.
Chaque démarcation de temps indique l'intervalle pendant lequel les données d'une voie déterminée indiquée et une jonction sont prêtes à
être enregsitrées dans la mémoire de données.
Quand la seconde impulsion DMLD+, à droite, est au niveau haut, toutes les données de la voie O pour toutes les jonctions d'entrées O à 7 ont traversé le manipulateur d'entrée et ont été converties en parallèle Quatre registres à décalage bidirectionnels, pour chacune des deux parties du manipulateur, à décrire, délivrent ses sorties en série Par exemple, les données de la voie O de la jonction O et celle de la voie O de la jonction 4 sont disponibles pendant 976 ns, puis celles de la voie O de la jonction 1 et celle de la voie O de la jonction 5, puis celles de la voie O de la jonction 2 et celles de la voie O de la jonction 6,puis celles de la voie O de la jonction 3 et celles de la voie O de la jonction 7 A ce moment, le centre de l'impulsion DMLD apparaît indiquant que les données des voies 1 vont être prêtes Ainsi, on a la voie l de la jonction O et la voie 1 de la jonction 4, puis la voie 1 de la jonction 1 et la voie 1 de la jonction 5, etc Cette série se poursuit jusqu'à la voie 31 de la jonction 3 et la voie 31 de la jonction 7, suivies de la voie O de la jonction O et la voie O de la jonction 4, etc. Les deux séries temporelles suivantes indiquent les cycles de la mémoire de données, la première concernant la moitié de la mémoire de données traitant les données des jonctions PCMINO à PCMIN 3 et la seconde concernant l'autre moitié traitant les données des jonctions PCMIN 4 à PCMIN 7 Chacun des intervalles de temps correspondant aux périodes de DMO et DM 1, à l'entrée, est divisé en 4 périodes en série, les première et troisième étant affectées à la lecture, la seconde à l'écriture et la dernière à l'accès contrôleur Comme deux octets sont écrits dans les deux demi-mémoires et que deux octets sont lus, le contrôleur n'a accès qu'à une seule partie de mémoire à la fois Donc, il y a quatre intervalles de temps avec 8 cycles
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d'écriture et 8 cycles de lecture répétés 32 fois par trame.
Si l'on considère le cycle d'écriture, le premier diagramme
montre l'écriture de la voie, jonction O pendant le temps de disponi-
bilité de cette voie et de cette jonction dans le diagramme temporel d'entrée DMO Le second diagramme montre une cycle d'écriture de la voie 0, jonction 4, pendant que les données de cette source sont disponibles Ainsi, chaque cycle d'écriture est situé dans le second quart d'intervalle de temps défini par les périodes des signaux DMO
et DM 1.
Puis, coïncidant encore avec le centre de l'impulsion DMLD, arrive le cycle de lecture pour une série de jonctions Comme on l'a mentionné cidessus, il y a deux cycles de lecture pendant chaque période de disponibilité d'une voie d'une jonction Par exemple, pendant l'intervalle entre deux impulsions DMLD, les voies 2 des jonctions O à 7 sont lues dans chaque moitié de mémoire Puis on lit
les voies 3 des jonctions O à 7,-et ainsi de suite.
* Le quatrième cycle fournit au contrôleur le temps d'accès à la mémoire de données, pendant lequel des données peuvent y être écrites
pour les raisons données plus haut.
La série temporelle suivante, désignée par DATA IN, indique le temps auquel les données de la mémoire de données sont validées dans le manipulateur de données de sortie Les données sont validées dans le manipulateur de sortie décalées d'un cycle de lecture Ainsi, par exemple, les données lues pour la voie 2, jonction 0, sont validées dans l'étage d'entrée du manipulateur de sortie pendant le temps de deux cycles; on a, pour la voie 2, la séquence: jonction 0, puis jonction 1, etc, jusqu'à jonction 7, puis pour la voie 3, la séquence: jonction O à jonction 7, etc Les données sont transférées dans le second étage du manipulateur de sortie au temps défini par* l'impulsion DMLD, qui, pour plus de clarté, est reproduite sous le
signal DATA IN pour former avec lui le diagramme OUTPUT DM.
Ensuite on a montré le diagramme temporel de sortie MIC, désigné par PCMOUT Comme toutes les donnnées des voies 2 doivent être dans la première partie du manipulateur de sortie avant d'être tranférées dans la seconde partie, Fig 5, les octets des jonctions de sortie commencent au centre le l'impulsion DMLD, comme pour l'entrée Donc, les données des voies 2 commencent au centre de la 3 impulsion DMLD, le bit de poids fort étant transmis le premier A
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noter que les éléments de mémoire qui sont lus, sont choisis de manière que les temps des données des voies de sortie s'adaptent avec ceux des voies d'entrée On peut ainsi comparer les temps des PCMOUTO+ à PCMOUT 7 + et ceux de S PCMINO+ à PCMIN 7 + Cependant, les données particulières qui sont incluses pendant l'intervalle de temps sont celles sélectées par l'adresse mémorisée dans la mémoire de
connexion, comme déjà mentionné.
Les deux diagrammes suivants (SDMW+)(C 244 +) et (SCR/W+)(C 244 +) sont respectivement les horloges de base de temps pour le compteur de cyclage de mémoire de données, écriture de la mémoire -de données, et le compteur de cyclage de la mémoire de connexion, lecture de la mémoire de connexion L'écriture se fait sur le flanc avant et la
lecture sur le flanc arrière de ces deux impulsions, respectivement.
Les flancs avant de ces impulsions sont en synchronisme avec les
flancs avant des impulsions IDMIC.
Les temps pour les bits d'entrée 6 à O du compteur d'accès de la mémoire de données en écriture sont montrés dans le diagramme temporel DMWAC 6 + à DMWACO+ L'intervalle de temps pour la voie 0, jonction 0, est centré sur la seconde impulsion DMLD, chaque période ayant une longueur de 976 ns On a, en série, la commande d'accès en écriture pour les voies O des jonctions O à 3 successivement, puis pour les voies 1 des jonctions O à 3 successivement, etc, pour les
voies 31 des jonctions O à 3 successivement.
Puis, on a le diagramme temporel de la mémoire de connexion, avec quatre cycles en 976 ns Les premier et troisième cycles sont des cycles de lecture, le second est réservé à l'accès du contrôleur,
et le dernier n'est pas utilisé.
Dans la série suivante, on a présenté la structure des données à la sortie du registre de données de la mémoire de connexion CMDR 10 à CMDRO Le registre des données ll OA de la mémoire de connexion retarde l'adressage de la mémoire de données par la mémoire de connexion de deux cycles On peut voir que chaque cycle de lecture est décalé d'un cycle et que l'intervalle est allongé d'un cycle, c'est à dire que l'adresse de la mémoire de données lue dans la mémoire de connexion est gardée dans le registre de données de la mémoire de connexion pendant deux cycles, la deuxième partie du cycle du registre, ou dernier cycle de lecture, correspondant au temps de
lecture de l'adresse correspondante dans la mémoire de données.
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Ainsi, on peut comparer les derniers demi-cycles de CMDR 10 à CMDRO
avec les cycles de lecture de la mémoire de données.
Ainsi, dans un intervalle de voie, il y a quatre cycles d'accès de contrôleur et huit lectures, durant lesquels les adresses de la mémoire de données sont sorties pour effectuer la fonction de commuta-
tion par l'ensemble des circuits comprenant la mémoire de données.
On a déjà noté que les bits 8 à 10 de la mémoire de connexion sont utilisés pour commander les amplificateurs de sortie à trois états ou les dispositifs reliés à un fil XC Pendant le temps de voie n, ils sont lus dans le registre de resynchronisation 113, pendant le
temps de voie n+l, ils sont convertis en parallèle dans le convertis-
seur série-parallèle 114 et, pendant le temps de voie n+ 2, ils sont
gardés, puis utilisés pour commander directement la logique de comman-
de d'activation de sortie, sauf pour de bit de commande externe qui
est disponible directement à la sortie du registre de resynchronisa-
tion Les diagrammes désignés par Registre resynchronisation CMDR/-
XC+, Commande amp sortie ODC 7 + à ODCO+ et ODC 7 + à ODCO+ illustrent ces processus Le signal temporel de CMDRIO à CMDRO est retardé d'un cycle, suvi d'un retard dans le registre d'alimentation ODC 7 + à ODCO+ et le temps ODC 7 + à ODCO+ du signal de sortie du registre 115 Ce dernier dure le temps des intervalles complets de voie, la période de la voie O durant la voie de PCMIN et PCMOUT de huit bits, la voie 1 l'intervalle suivant, etc.
Le diagramme suivant montre les bits 7 à O du compteur d'adres-
se de lectue de la mémoire de connexion et est désigné par CMRAC 7 + à CMRACO+ Les intervalles de temps sont en synchronisme avec les intervalles PCMIN et PCMOUT, le flanc avant de chacun coïncidant avec le flanc avant du cycle de lecture correspondant de la mémoire de
connexion -
Le diagramme final répète, pour la clarté, celui du signal d'horloge C 244 + L'avant-dernier montre le signal d'horloge C 3904 + de période 3 904 ns avec un cycle de travail de 50 % Le flanc avant de chaque impulsion positive coincide avec le centre de l'impulsion de
trame et un cycle complet correspond à une trame complète.
Il est préférable que le décodage d'adresse dans l'interface de microprocesseur se fasse le plus vite possible car c'est ce temps qui
détermine le rythme maximal d'horloge du microprocesseur de commande.
De plus, le retard entre le flanc arrière de l'horloge C 244 + et
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PCMOUTO+ à PCMOUT 7 + doit être le plus faible possible car c'est ce temps qui détermine la distance maximale entre deux matrices de
commutation, suivant l'invention.
Donc, en résumé, pendant un cycle d'écriture pour la voie X, jonction Y, le mot MIC de huit bits reçu pendant la voie X de la jonction d'entrée Y, PCMINY+, est écrit dans un endroit réservé pour lui dans la mémoire de données La mémoire de données de 256 x 8 bits est divisée en deux moitiés de 128 x 8 bits pour réduire la vitesse requise pour la mémoire Une moitié de la mémoire de données mémorise les mots reçus des jonctions PCMINO+ à PCMIN 3 + et l'autre moitié les mots reçus des jonctions PCMIN 4 + à PCMIN 7 + Pendant le cycle de lecture de la voie X, jonction Y, le mot MIC de 8 bits à transmettre pendant la voie X de la jonction sortante PCMOUTY+ est lu de l'une des moitiés de mémoire en un endroit déterminé par la mémoire de
connexion.
Le bit 10 de la mémoire de connexion sélecte, comme source de mots à transmettre sur les jonctions de sortie PCMOUTO+ à PCMOUT 7 +, soit la mémoire de données, soit les bits 7 à O de la mémoire de connexion Le bit 9 de la mémoire de connexion est disponible pour commander un circuit externe Le bit 8 commande les amplificateurs à trois états pour les jonctions sortantes et les bits 7 à O forment soit le mot à envoyer, soit désignent l'un des 256 mots MIC d'entrée
de la mémoire de données à envoyer sur la jonction sortante appro-
priée au moment approprié Si on le désire, le bit 9 peut être transmis sur une borne externe XC pour commander des événements externes. On a montré, à la Fig 4, la structure d'une forme préférée de réalisation de l'interface de contrôleur Un transmetteur-récepteur 401; qui peut être du type L 5245, est relié, d'une part, à des fils de bus de données DO à D 7 et, d'autre part, aux entrées O à 7 du registre d'adresse 402, qui peut être du type L 5374, et aux sorties O à 7 d'un registre de données de lecture de contrôleur 403 d'un même type les sorties CAR 7 + à CARO+ du registre d'adresse de contrôleur sont divisées comme suit: les bits O à 2 déterminent la sélection de page de mémoire et de configuration de test Les bits 3 et 4 sont des bits de sélection de mémoire et les bits 5 à 7 des bits de sélection
de mode.
Les lignes de bit O à 2 sont reliées aux multiplexeurs 108 et
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111, Fig 1, les lignes de bit 5 et 6 sont reliées à la logique, à l'entrée du convertisseur série-parallèle 114, la ligne de bit 7 est reliée à l'entrée de la porte OU 112, et les lignes de bit O à 7 sont reliées aux mémoires et aux manipulateurs de données, comme on -le verra dans la suite. Les lignes de bit 7 à O du bus de mémoire de données DMD 7 à DMD O et les lignes de bit 7 à O du bus de données de mémoire de connexion CMD 7 à CMDO sont reliées aux entrées de multiplexeurs 404, du type L 5253 Cela permet aux multiplexeurs 404 de lire la mémoire de connexion ou la mémoire de données suivant l'adressage approprié
du microprocesseur du contrôleur.
Les entrées d'adresse AO et Al de l'interface de contrôleur sont reliées aux entrées correspondantes d'un tampon récepteur 405 et
les entrées d'adresse A 2 à A 5 sont reliées aux entrées correspondan-
tes d'un tampon récepteur 406 Les fils bien connus CE et R/W du microprocesseur sont aussi reliés aux entrées correspondantes du tampon récepteur 405, ainsi que la source d'horloge C 244 +, la source d'impulsion de trame FP et la source E+ Les tampons récepteurs sont
du type L 5241.
Quatre des sorties du tampon récepteur 405 délivrent les lignes de bit de sortie O à 4 et quatre des sorties du tampon récepteur 406 délivrent les lignes de bit 5 à 8, les sorties supplémentaires étant l'horloge C 244 + et l'impulsion de trame FP+ Si nécessaire, un inverseur peut être relié au fil FP+ pour assurer la polarité
correcte.
La ligne du 8 bit est reliée aux entrées de portes ET 407 dont les sorties sont les deux lignes de bit reliées, en parallèle, aux entrées d'adresse AO et Al des multiplexeurs 404 Les secondes entrées des portes ET 407 sont respectivement reliées aux lignes de sélection de multiplexeur MSO+ et MSI+ Ces lignes sont reliées aux sorties d'un circuit logique 408 qui fait activer l'une des lignes par des bits reçus sur les lignes de Lit CAR 3, CAR 4 et CAR 7 qui sortent du registre d'adresse 402, le circuit 408 ayant une autre entrée reliée à la ligne de bit 3 du tampon récepteur 405 qui définit la lecture ou l'écriture R/W Le circuit 408 sera décrit en détail
dans la suite.
Un autre circuit logique délivrent les signaux de sortie MR+, mémoire prête, CCMLBW+, écrire le byte de poids faible de la mémoire
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de connexion de contrôleur, CCMHBW+, écrire le byte de poids fort de la mémoire de connexion de contrôleur, et fils CRDRCK+ Pour délivrer le signal sur le fil MR+, la ligne de bit CE-, c'est à dire bit 2 du tampon récepteur 405, est reliée, par un inverseur 409, à une entrée de chacune des portes NON-ET 410, 411 et 412 Les lignes de bit A 5 + et R/W, respectivement reliée aux lignes de bit 8 de 406 et 3-de 405, sont reliées aux entrées d'une porte NI 413 dont la sortie est reliée, d'une part, à la seconde entrée de la porte NON-ET 411 et, d'autre part, par un inverseur 414, à la seconde entrée de la porte NON-ET 410, le fil R/W étant relié à la seconde entrée de la porte NON-ET 412 Le fil E+ relié à la ligne de bit 4 du tampon récepteur 405 est aussi relié au trois portes 410, 411 et 412 La sortie de la porte NON-ET 412 est désignée par DBD+ et est reliée à l'entrée de commade de direction DIR du transmetteur récepteur 401, qui permet la transmission dans un sens ou dans l'autre suivant le niveau logique
de cette entrée -
La sortie de la porte NON-ET 410 est reliée, par un inverseur 415, à une entrée d'une porte OU 416 dont la sortie est le fil MR+,
mémoire prête.
Le fil SCR/W+, lecture/écriture synchrone du contrôleur, et le fil C 244 + sont reliés à deux des trois entrées d'une porte NON-ET 417 L'origine de sa 3 entrée sera décrite ci-après La sortie de la porte NON-ET 417 est reliée à l'entrée d'horloge C d'une bascule 418 déclenchée par un front positif et dont l'entrée de données D est reliée à une source de tension positive +V La sortie Q de la bascule 418 est reliée à l'entrée de données D d'une autre bascule 419, dont l'entrée d'horloge C est reliée à la source d'horloge C 488 A- La sortie Q de la bascule 419 est reliée à la seconde entrée de la porte OU 416 Les fils de remise à O CL des bascules 418 et 419 sont reliés au fil E+, déjà mentionné Le fil MR+ est relié, par un inverseur 420, à une entrée d'un récepteur 421, du type L 5241, afin de transmettre un signal sur le fil MR vers le microprocesseur du contrôleur L'entrée d'horloge du registre d'adresse de contrôleur 402 est reliée à la sortie de la porte NON-ET 410 Le circuit décrit ci-dessus détecte le fait que le microprocesseur a déclenché un cycle de lecture et il maintient le microprocesseur jusqu'à l'ouverture d'une fenêtre, puis délivre un signal logique sur le fil MR vers le
microprocesseur, par le tampon récepteur 421.
il,
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L'impulsion d'horloge du registre de données de lecture du
contrôleur est reçue sur le fil CRDRCK+ Cela est obtenu comme suit.
La sortie de la porte ET 411 est reliée à l'entrée de données D d'une bascule 422 dont l'entrée d'horloge est reliée à l'horloge C 976 + et dont l'entrée CL est reliée au fil E+. La sortie Q de la bascule 422 est reliée à une entrée de la porte ET 423 dont la seconde entrée est reliée à la sortiez Q de la bascule 418 et dont la sortie est reliée à la troisième entrée de la porte NON-ET 417, déjà mentionnée, ainsi qu'à une entrée d'une porte ET 424 La seconde entrée de la porte ET 424 est reliée au filR/W, c'est à dire la ligne de bit 3 du tampon récepteur 405 La sortie de la porte ET 424 est reliée à une entrée d'une porte NON-ET 425 dont la sortie est le fil CRDRCK+, relié à l'entrée d'horloge du registre 403 La seconde entrée de la porte NON-ET 425 est reliée à l'horloge
C 244 + et la troisième au fil SCR/W, déjà mentionné.
Les signaux CCMLBW+ et CCMHBW+ sont obtenus comme suit La sortie de la porte ET 423 est aussi reliée à une entrée d'une porte ET 426 dont l'autre entrée est reliée au fil R/W par un inverseur 427 La sortie de la porte ET 426 est reliée aux premières entrées de portes ET 428 et 429 dont les sorties sont respectivement les fils
CCMLBW+ et CCMHBW+.
La sortie de bit 1 des ET portes 407 est reliée aux premières
entrées de deux portes ET 430 et 431 dont les sorties sont respective-
ment reliées aux secondes entrées correspondantes des portes ET 428 et 429 La sortie de bit O de la seconde porte ET 407 est reliée à la seconde entrée de la porte ET 431 et, par un inverseur 432, à la
seconde entrée de la porte ET 430.
Dans le souci de décrire complètement l'invention, on va mainte-
nant décrire le circuit logique 408 L'établissement d'une table de vérité décrivant la logique suivante est reconnue comme banale pour l'homme de métier et, donc, ne sera pas décrite en détail Le fil R/W est relié à une entrée d'une porte NON-ET 433 et, par l'inverseur 427, à une entrée de la porte NON-ET 434 Les premières entrées des portes NON-ET 435 et 436 sont respectivement reliées aux lignes CAR 3 +
et CAR 4 +, qui portent les bits de sélection de mémoire CAR 3 et CAR 4.
Les secondes entrées des portes NON-ET 433 et 434 sont reliées à la ligne CAR 7 +, laquelle est reliée, par l'inverseur 437, aux secondes
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entrées des portes NON-ET 435 et 436.
Les sorties des portes NON-ET 433 et 435 sont reliées aux entrées correspondantes d'une porte NON-ET 438, alors que les sorties des portes NON-ET 434 et 436 sont reliées aux entrées correspondantes d'une porte NON-ET 439 Les sorties de ces dernières portes sont respectivement les fils MSO+ et M 51 +, déjà mentionnés, reliés aux
entrées des portes ET 407.
La contrôleur de microprocesseur applique un code à 5 bits aux fils DO à D 7, ainsi que trois bits supplémentaire de "sélection de mode" décrits ci-après, le code à 5 bits ayant trois bits DO à D 2 qui sélectent une parmi huit pages à 32 octets de la mémoire de données, la page de byte de poids faible de la mémoire de connexion et la page de byte de poids fort de la mémoire de connexion Les 4 et 5 bits D 3 et D 4 sélectent soit la mémoire de données, soit la page d'octet de poids faible de la mémoire de connexion, soit la page d'octet de poids fort de la mémoire de connexion Pour sélecter la mémoire de données, le bit D 4 est à "O" et le bit D 5 à " 1 ", pour sélecter la page d'octet de poids faible de la mémoire de connexion, le bit D 4 est à " 1 " et le bit D 3 à "O" et, pour sélecter la page d'octet de
poids fort de la mémoire de connexion, les bits D 3 et D 4 sont à " 1 ".
Une fois que le registre d'adresse 402 contient les données qui définissent à quelle page de mémoire de 32 bytes on a accès, dans une des mémoires, et contient les trois bits de mode, on doit avoir accès au byte dans, la page de mémoire sélectée Les lignes d'adresse AO à A 5 portent l'adresse de sélection de byte Quand le bit A 5 est à "O",
les données des fils DO à D 7 sont chargées dans le registre d'adre(s-
se Quand le bit A 5 est à " 1 ", un des 32 bytes de la page est sélecté
par les fils AO à A 4 du registre d'adresse.
Quand la mémoire de données est sélectée, la mémoire de conne-
xion désigne la jonction et la voie de sortie pour la sortie de la
mémoire de données, ce qui est, par exemple, utilisé pour la commuta-
tion de parole en MIC Quand l'adresse sélecte le byte de poids fort de la mémoire de connexion, les données mémorisées à l'endroit de ce byte sélectent la source de sortie série, activent les amplificateurs de sortie ou écrivent les signaux de commande externe pour le fil XC, Fig 1 L'adresse sélectée par les bits AO à A 4 sélecte la sortie par voie, c'est à dire un nombre de O à 32 Le bit D 2 détermine d'o vient la source de la sortie série, c'est à dire que quand D 2 = 0, elle
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est la mémoire de données Le pointeur de l'endroit des données est mémorisé dans l'octet de poids faible de la mémoire de connexion, qui sélecte la page entrante, c à d la jonction, et l'octet, c à d la voie Quand D 2 = 1, les données vont directement de l'octet de poids faible de la mémoire de connexion vers la voie de sortie d'octet. Ainsi, l'endroit du byte de poids faible de la mémoire de connexion mémorise un mot qui est soit un pointeur pour la mémoire de données, soit des données réelles à transmettre sur une jonction de
sortie série par un amplificateur de sortie.
A la Fig 5, on a montré le manipulateur des données d'entrée MIC l Ol A et 101 B, Fig 1 Les signaux d'entrée MIC sont appliqués par les fils PCMINO à PCMIN 7 à des registres à décalage série à huit bits 501 A et 501 B, du type L 5164 Les entrées d'horloge -des registres 501 A et 501 B sont reliées à la source IDMIC+, mentionnée ci-dessus en e relation avec le 6 diagramme des Figs 3 Aa et 3 Ba Les signaux d'entrée MIC sont ainsi décalés dans chacun des registres à décalage
qui correspondent à leurs jonctions d'entrée.
Les sorties des registres à décalage 501 A forment un bus de 36 bits formant des groupes de quatre lignes reliés aux quatre entrées de huit registres à décalage 502 A à 4 bits De même, les sorties des registres 501 B forment un bus de 32 bits, avec quatre groupes reliés aux quatre entrées de huit registres à décalage 502 B à 4 bits Les quatre lignes de bits du premier registre 502 A sont reliées aux lignes de bits parallèles 0, 8, 16 et 24; les quatre lignes du second registre 502 A sont reliées aux lignes 1, 9, 17 et 25 du bus, etc, et les lignes du 8 e registre 502 A aux lignes 7, 15, 23 et 31 du bus Les
registres 502 B sont -câblés d'une façon analogue.
Les entrées de décalage Sl des registres 502 A et 502 B sont
reliées à la source DMLD, montré dans le 8 diagrame de la Fig 3.
Les secondes entrées de décalage des registres 502 A et 502 B sont reliées à une source de tension positive +V, ainsi que leurs entrées de remise à O CLR Leurs entrées d'horloge sont reliées à l'horloge
C 976-.
Les sorties Q 3 des registres 502 A sont reliées aux lignes O à 7
d'un bus à 8 bits portant les bits de sortie d'une moitié du manipula-
teur, c'est à dire le bus IDMOD 7 + à IDMODO+ de l Ol A, Fig 1 De même, les sorties Q 3 des registres 502 B sont reliées aux fils de bits individuels du bus IDMID 7 + à IDMODO+ de l Ol B, Fig 1 Comme décrit en relation avec la Fig 1, ces deux bus forment les entrées à huit bits
des deux moitiés de mémoire de données 102.
Ainsi, les registres à décalage série 501 A et 501 B peuvent rece-
voir des données MIC série de jonctions individuelles et délivrer les données sur 8 lignes individuelles d'une paire de bus de 32 bits Ces bits sont lus, en commençant par les bits de poids fort, d'abord les bits 31 à 24 du registre correspondant, puis les huit bits 32 à 16 du registre suivant,, puis les bits 15 à 8 et les bits 7 à 0 Ces signaux sont décalés dans les registres 502 A et 502 B et délivrés sur les bus IDMOD et ID Ml D, chacun à huit bits, pour être appliqués à la mémoire
de données.
La Fig 6 C montre le manipulateur de données de sortie, y compris le multiplexeur d'entrée qui transmet soit les signaux de la mémoire de données, soit ceux de la mémoire de connexion, ainsi que les amplificateurs de sortie à trois états Le multplexeur d'entrée comprend une paire de multiplexeurs 601 A et 601 B, qui sélectent chacun quatre bits de l'une des deux lignes d'entrée i DO à 4 DO et l DI à 1 D 4 Les bornes d'entrée 1 DO à 4 DO des multiplexeurs 601 A et 601 B sont reliées aux lignes de bit 7 à 4 et 3 à O du bus DMD 7 à DMDO, qui, à la Fig 1, correspond à la sortie de la mémoire de données De même, les bornes d'entrée i D 1 à 4 D 1 des multiplexeurs 601 A et 601 B sont reliées aux lignes de bit 7 à 4 et 3 à O du bus CMDR 7 à CMDRO, qui, Fig 1, correspond aux huit bits de poids faible du registre de
données de la mémoire de connexion.
Les entrées d'adresse des multiplexeurs 601 A et 601 B sont toutes deux reliées à la sortie d'une porte OU 602 dont une entrée est reliée à la ligne de bit 6 du bus CAR 7 à CARO relié à la sortie du registre d'adresse de contrôleur 402, Fig 4, et dont la seconde
adresse est reliée au signal CMDRIO+ de la Fig 3.
Les quatre sorties des multiplexeurs 601 A et 601 B sont reliées, par un bus de huit fils, à huit registres à décalage à 8 bits 603, chaque entrée d'un registre 603 étant reliée individuellement à une ligne de ce bus L'entrée d'horloge CLK des registres 603 est reliée
à la source C 488 B-.
Chaque registre 603 a huit sorties, le tout formant 64 sorties.
Ces sorties sont reliées, par un bus à 64 fils, aux entrées de huit registres à décalage à 8 bits 604 dont chaque entrée est reliée à une ligne de ce bus Le format est le suivant: les entrées D 7 de chaque
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registre 604 sont respectivement reliées aux lignes 0, 1, 2,, 7; les entrées D 6 aux lignes 8, 9,, 15; etc; et les entrées DO aux
lignes 56, 57,, 63.
Les entrées de chargement LD des registres 604 sont reliées à la source de signal DMLD, Fig 3.
Les sorties Q 7 des registres 604 sont reliées aux lignes indivi-
duelles d'un bus à huit fils qui est relié aux entrées correspon-
dantes des amplificateurs de sortie à trois états 605 Les sorties des amplificateurs 605 forment les lignes ou jonctions de sortie MIC
PCMOUTO+ à PCMOUT 7 + Les entrées d'activation de chacun des amplifica-
teurs 605 sont reliées aux sorties correspondantes des portes ET 606, chaque porte ayant une entrée commune reliée au fil d'activation ODE+ qui vient du tampon récepteur 421, Fig 4, alors que leurs secondes entrées individuelles sont reliées aux lignes correspondantes du bus ODC+ provenant du registre de commande des amplificateurs de sortie
, Fig 1.
Les signaux de données de la mémoire de données et du registre de données de la mémoire de connexion sont, ainsi appliqués aux entrées DMD 7 à DMDO et CMDR 7 à CMDRO des multiplexeurs 601 A et 601 B. Synchronisées par le signal CMDR 10 +, les données de l'une quelconque des sources sont sélectées par un signal sur la ligne 6 du bus CAR 7 à CARO Cette donnée est le signal de sortie du bus à 8 fils qui est
aapliqué aux entrées individuelles des registres à décalage 603.
Cette donnée est encore appliquée au bus à 64 fils interfaçant les registres 603 et 604, la donnée étant décalée dans les registres 604 au rythme de l'horloge C 488 + La donnée est chargée sur le bus de sortie à 8 bits et appliquée aux amplificateurs 605 pour être tranmise aux lignes PCMOUTO à PCMOUT 7, les amplificateurs 605 étant activés par les portes ET 606 Pour activer individuellement les amplificateurs 605, on les sélecte par un mot de données sur le bus ODC 7 à ODCO, chaque ligne aboutissant à une porte ET 606 Le signal d'activation passe par les portes 606 en même temps que le signal sur
le fil ODE.
La Fig 7 montre la mémoire de données et son multiplexeur
d'entrée 111, Fig 1.
Le circuit d'entrée est un multiplexeur qui peut fabriquer à partir de 4 multiplexeurs 701 du type L 5253 Les entrées d'adresse AO et AI sont reliées aux horloges C 976 + et C 488 B, respectivement Comme
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décrit en relation avec la Fig 1, une des entrées du multiplexeur est formée par les lignes 6 à O du compteur d'adresse d'écriture de la mémoire de données du bus DMWAC 6 à DMWAC 7, Fig 3 Les lignes 6 et sont reliées aux entrées l DO et 2 D O d'un multiplexeur 701, les lignes 4 et 3 aux entrées l DO et 2 D O d'un second, la ligne 2 à l'entrée l DO d'un troisième, et les lignes 1 et O aux entrées l DO et 2 D O du quatrième Ainsi, l'adressage des entrées DO des multiplexeurs
701 entraîne la transmission du signal DMWAC dans ceux-ci.
La seconde entrée du multiplexeur est reliée au bus de sortie
du registre de données de la mémoire de connexion CMDR 7 + à CMDRO+.
Les lignes 4 et 3 sont respectivement reliées aux entrées l Dl et 2 D 1 du premier multiplexeur 701, les lignes 2 et 1 sont reliées aux entrées l D 1 et 2 D 1 du second multiplexeur 701, les lignes O et 7 aux entrées l D 1 et 2 D 1 du troisième, et les lignes 6 et 5 aux entrées l D 1 et 2 D 1 du quatrième Dans les multiplexeurs 701, les entrées l D 1 sont réunies aux entrées 1 D 3 et les entrées 2 D 1 sont réunies aux entrées 2 D 3 Ainsi; quand les entrées Dl et D 3 sont adressées, les données de la mémoire de connexion provenant du registre de données de la
mémoire de connexion sont transmises par le multiplexeur.
Les lignes 0, 1 et 2 du bus CAR 7 à CARO sont également reliées aux troisième et quatrième multiplexeur 701 Comme on l'a mentionné, ces bits sont reçus directement du microprocesseur du contrôleur et sélectent la configuration de test et la page de mémoire La ligne 2 est reliée à l'entrée 2 D 2-du troisième multiplexeur et les lignes 1
et O sont reliées aux entrées 1 D 2 et 2 D 2 du quatrième.
Le bus CI 8 à CI O O, qui est relié aux sorties d'adresse des tampons récepteurs 405 et 406, Fig 4, est relié aux premier, second et troisième multiplexeurs Les lignes 7 et 6 sont reliées aux entrées 1 D 2 et 2 D 2 du premier multiplexeur 701, les lignes 5 et 1 aux entrées l D 1 et 2 D 2 du second, et la ligne O à l'entrée 1 D 2 du
troisième Donc, quand les entrées D 2 des multiplexeurs sont acti-
vées, les données de page et de mots sont transmises par les multiplexeurs. Les deux sorties de chacun des quatre multiplexeurs 701 sont chacune reliées à des lignes individuelles d'un bus de huit bits, qui est relié à 7 des 8 entrées d'adresse de quatre mémoires à accès
aléatoire RAM 702, ainsi qu'à leurs entrées d'activation de sortie.
Les entrées d'adresse AO et Al sont reliées aux lignes O et 1 de ce
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bus et les entrées d'adresse A 3 à A 7 aux lignes 3 à 7 du même bus.
Les entrées A 2 des mémoires 702 sont reliées à la masse Les entrées OE des deux premières mémoires 702 sont reliées directement aux lignes 2 du bus tandis que les entrées OE des deux autres sont reliées à la ligne 2, par un inverseur 703 Les entrées d'activation d'écriture WE des quatres mémoires 702 sont reliées à la sortie d'une porte ET 704 dont une entrée est reliée à l'horloge C 244 + et l'autre à la source du signal SDMW, Fig 3 Les entrées de données DO à D 3 de chacune des deux premières mémoires 702 sont reliées au bus à 8 bits IDMOD et celles des deux autres mémoires 702 au bus à 8 bits IDMID,
ces bus ayant été définis en relation avec la Fig 5.
Chacune des mémoires 702 peut être une mémoire RAM du type L 5208 Les quatre mémoires forment une mémoire de données de 128 x 16 bits Les deux premières forment une demi-mémoire de 128 x 8 bits, avec bit d'adresse 2 = O, sont réservées aux données reçues de la lignes PCMINO+ à PCMIN 3 +, tandis que les deux autres mémoires formant une demi-mémoire de 128 x 8 bits forment une mémoire de données, avec bit d'adresse 2 = 1, sont réservées aux données reçues dés fils
PCMIN 4 + à PCMIN 7 +.
les quatre bornes de sortie de chacune des demi-mémoires sont reliées à un bus à 8 bits DMD 7 + à DMDO+ qui transmet les signaux de données au multiplexeur de contrôleur 404, Fig 4, pour être lues par le microprocesseur du contrôleur, ou vers l'entrée du manipulateur de
données MIC de sortie par les multiplexeurs 601 A et 601 l B, Fig 6.
La mémoire de connexion et ses circuits auxiliaires jusqu'au registre de commande des amplificateurs de sorties sont montrés à la Fig 8 Une paire de multiplexeurs 801 à deux entrées de quatre bits, par exemple du type L 5257, ont respectivement leurs entrées l DO à 1 D 4 reliées aux lignes 7 à O du bus du compteur d'adresse de lecture de la mémoire de connexion CMRAC 7 à CMRACO, Fig 3 les entrées l Dl à 1 D 4 du premier multiplexeur 801 sont reliées, avec l'entrée l Dl de l'autre multiplexeur, aux lignes 7, 6, 5, 1 et O du bus CI 8 à CIO, Fig 4, pour recevoir les adresses de sélection de mots Les entrées 2 D 1, 3 D 1 et 4 D 1 du second multiplexeur 801 sont reliées aux lignes 2 à O du bus CAR 7 à CARO pour recevoir les signaux de données de détection de page de mémoire, et de sélection de configuration de test Donc, quand les entrées DO des multiplexeurs sont sélectées, les bits de comptage d'adresse de lecture cyclique sont sélectés et,
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quand les entrées D 1 sont sélectées, les données de page et de mot
sont sélectées.
Les entrées d'adresse des deux multiplexeurs 801 sont reliées à
l'horloge C 488-.
Les 8 sorties du multiplexeur sont reliées, par un bus à 8
bits, aux 8 entrées de chacune de mémoires RAM 802 Dans un prototy-
pe, qui a fonctionné avec succès, on a utilisé trois mémoires 802 de quatre bits Les 8 lignes de sortie du transmetteur récepteur 401, Fig 4, sont directement reliées aux entrées de données de la mémoire de connexion, comme suit La première mémoire 802 a ses entrées DO à D 3 reliées aux lignes 7 à 4, la seconde mémoire 802 ses entrées DO à D 3 aux lignes 3 à O, et la troisième mémoire ses entrées DO à D 2 aux
lignes O à 2 du bus CD 7 à CDO, relié au transmetteur récepteur 401.
L'entrée d'activation d'écriture WE des deux premières mémoires 802 est reliée à la sortie d'une porte ET 803 dont une première entrée est reliée au fil CCMLBW, Fig 4, la seconde entrée au fil SCR/W+, Fig 3, et la troisième à l'horloge C 244 + L'entrée WE de la troisième mémoire 802 est reliée à la sortie d'une porte ET 804 dont les deux premières entrées sont respectivement reliées aux fils
SCR/W+ et C 244 +, et la troisième au fil CCMHBW, Fig 4.
Les quatre sorties de bit de chacune des deux premières mémoi-
res 802 sont reliées aux lignes d'un bus de 8 bits, dont chaque ligne est individuellement reliée à une entrée correspondante d'un registre de 8 bits 805, qui peut être du type L 5374 Les 8 sorties du registres forment le bus CMDR 7 + à CMDRO+ de sortie du registre de données de la mémoire de connexion, qui est relié à la mémoire de données, Fig 7, ainsi qu'au multiplexeur alimentant le manipulateur
de données MIC de sortie, Fig 6.
Ainsi, on transmet, par les multiplexeurs 801, vers les mémoi-
res d'adresse 802, soit des données provenant directement du micropro-
cesseur du contrôleur, soit des données dladresse de page, de mot et de mémoire Les données particulières mémorisées dans la mémoire sont directement transmises du contrôleur à microprocesseur, par les fils
CD 7 à CDO et le transmetteur récepteur 401, dans les mémoires 802.
Les données d'adresse sont transmises dans le registre 805 et adres-
sent soit la mémoire de données, soit sont directement transmises, par le multiplexeur relié à l'entrée du manipulateur, la sortie de ce dernier et les amplificateurs de sortie à trois états, vers les
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jonctions de sortie MIC.
On a mentionné plus haut que les trois bits de poids faibles provenant de la mémoire de connexion sont utilisés pour les commandes des amplificateurs de sortie et pour fournir la commande de circuits externes Cette dernière propriété s'est révélée extrêmement utile pour le couplage de plusieurs matrices de commutation temporelle du type de l'invention Ces trois bits de poids faible sont traités
comme suit.
Les sorties QO à Q 2 de la troisième mémoire 802 sont respective-
ment reliées à trois bascules 806, 807 et 809 dont les entrées d'horloge C sont reliées à l'horloge C 488 B- Il faut noter que ces sorties QO, Ql et Q 2 sont reliées aux fils CMD 8 +, CMD 9 + et CMDIO+ qui sont respectivement reliés aux entrées 2 D 3 et 1 D 3 d'un multiplexeur 404 et à l'entrée 2 D 3 d'un autre multiplexeur 404 De cette manière, le microprocesseur du contrôleur peut directement lire les trois bits
de poids faible des données délivrées par la mémoire de connexion 802.
La sortie Q de la bascule 809 est reliée au fil CMDRIO+ qui est relié à l'entrée de la porte OU 602, Fig 6 La sortie Q de la bascule 807 est reliée à l'entrée de données d'une bascule 810 dont
la sortie Q est reliée, par un inverseur 811, au fil de sortie XC+.
Ce fil sert de borne de commande vers l'extérieur pour des commandes externes. La sortie Q de la bascule 806 est reliée à l'entrée de données d'une bascule 812 Les entrées d'horloge C des bascules 810 et 812 sont reliées à l'horloge C 488 B+ Les entrées de remise à zéro CL et de prépositionnement PS sont reliées à une source de tension positive +V. Les lignes de bit 5 et 6 du bus CAR 7 à CARO et les sorties Q des bascules 810 et 812 sont reliées à un circuit logique 813 qui est conçu suivant la table de vérité suivante En pratique, on peut
utiliser plusieurs schémas de câblage et la description d'un circuit
particulier est donc laissée au libre choix d'un homme de métier.
Dans la table ci-dessous, les sortie Q de la bascule 812 est désignée par CMDR 8 + et celle de la bascule 810 par CMDR 9 + La sortie du
circuit logique 813 est désignée par ODC+.
C C
C C M M 4
A A D D K O
R R R R H D
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6 5 9 8 Z C
+++++ +
0000 0
0 O O 01 O
00010 1
00011 1
O
00101 O
1
0 O 1 1 1
01000 O
0 1 O O 1 O
0 '1010 1
01 O 1 1 1
O 1 1 O O
01101 0
0 1 1 1 O O
01111 1
1 X X X X 1
La sortie ODC+ du circuit logique 813 est reliée au convertis-
seur série-parallèle 814, qui peut être du type L 5164 Les sorties
parallèles du convertisseur 814 sont reliées aux entrées correspondan-
tes d'un registre 815 dont l'entrée d'horloge CLK est reliée à l'horloge C 3904 + Les huit sorties du registre 815 forment le bus
ODC 7 à ODCO qui est relié aux entrées des portes ET 606, Fig 6.
Les trois bits de sortie de poids faible de la troisième mémoi-
re 802 sont appliqués aux bascules 806, 807 et 809 Celles-ci fonctionnent en registre de données pour les bits 10 à 8 de la mémoire de connexion Les deux bits de sortie des bascules 806 et 807 sont appliqués aux bascules 812 et 810 qui fonctionnent en registre de resynchronisation La sortie-Q de la bascule 810 fournit le signal de commande externe, déjà mentionné Les sorties Q des deux bascules 812 et 810, avec les bits de sélection de mode 5 et 6 du bus CAR 7 à CARO, Fig 4, et un signal d'horloge à 4 k Hz sont combinés pour former un signal de sortie série converti en parallèle dans le convertisseur
815, afin de commander les amplificateurs à trois états 65.
La commande de la matrice est mise en oeuvre comme suit.
Le registre d'adresse de l'interface du contrôleur, Fig 4, est
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le moyen par lequel le byte de poids fort de la mémoire de connexion, son byte de poids faible et la mémoire de données sont adressées Le registre d'adresse est adressé par l'adresse A 5 = O La nature des
données écrites dans le registre d'adresse sélecte la mémoire particu-
lière et la page auxquelles on aura accès à la lecture ou à
l'écriture suivantes de la mémoire.
L'accès suivant est obtenu avec A 5 = 1 Par-exemple; si l'entrée d'activation CE est réglée pour correspondre à une adresse de puce de $DOOO, une écriture vers $DOOO donnera accès au registre d'adresse et une lecture vers $D 020, avec A 5 = 1, donnera accès à un des bytes de la mémoire.
En résumé, la donnée de sortie est sélectée par le microproces-
seur à partir de la mémoire de connexion ou de la mémoire de données.
La mémoire de connexion désigne la jonction et la voie de sortie pour
la sortie de la mémoire de données, cette dernière étant, par exemple.
utilisée pour la commutation de signaux de parole MIC.
* Quand le registre d'adresse est en lecture, comme on l'a men-
tionné ci-dessus, le fil A 5 est à O Les données des fils DO à D 7 sont appliquées au registre d'adresse Comme on l'a déjà mentionné, les fils DO à D 2 sélectent l'une des huit pages de 32 bytes, dans la mémoire sélectée Les fils D 3 et D 4 sélectent la mémoire de données, le byte de poids faible de la mémoire de connexion ou le byte de poids fort de celle- ci, à la lecture ou l'écriture suivantes et peut
aussi mettre la mémoire en mode de test, s'ils sont tous deux à 0.
Les bits de données D 5 à D 7 sont les bits de mode.
Si les bits D 6 et D 7 sont à 0, ils sont inactifs.
Si D 7 est à 1, il indique que toutes les lectures suivantes de registre de non-adresse sont des lectures de la mémoire de données et que toutes les écritures suivantes de non-adresse sont des écritures
de byte de poids faible de la mémoire de connexion.
Si D 6 est à 1, il met la mémoire en mode de données, c'est à dire que le bit 2 du byte de poids fort de la mémoire de connexion est tout le temps à 1 et que son byte de poids faible désigne la source de sortie série Il met aussi tous les amplificateurs de sortie en action tout le temps ainsi que le bit O du byte de poids
fort à 1.
Si D 5 est à 0, la commande externe XC est la sortie pour la jonction et la voie appropriées Le bit CX est le bit 1 de la mémoire
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de connexion La sortie XC est indépendante de l'état des ammplifica-
teurs correspondants.
Le bit D 5 à 1 n'est pas utilisé.
Si les bits de données D 4 et D 3 sont à 0, on a le mode de test qui n'est pas utilisé en fonctionnement normal Si ces bits sont respectivement à O et -1, ils indiquent que l'on aura accès à la mémoire de données à la lecture suivante S'ils sont respectivement à 1 et 0, on a accès au byte de poids faible de la mémoire de connexion à la prochaine lecture ou écriture, et, s'ils sont tous les deux à 1, ils indiquent que l'on a accès au byte de poids fort à la prochaine
lecture ou écriture.
Les bits DO à D 2 sélectent une des huit pages de 32 bytes dans
la mémoire sélectée.
En résumé, la page, ou jonction, et le type de mémoire sont sélectés par les données écrites dans le registre d'adresse, comme mentionné ci-dessus Le byte, ou voie, est sélecté par les bits d'adresse A 4 à AO qui sont adressés par la commande de lecture de mémoire de données suivante, quand A 5 = 1 Ainsi, pour lire la voie 5, jonction 6, on doit mettre en oeuvre les commandes suivantes, en supposant que le lecteur est au courant du fonctionnement et du
codage d'un microprocesseur Dans la description suivante du fonction-
nement, on utilise trois colonnes, la première étant mnémonique, la
seconde un code machine et la troisième un descripteur Les indica-
tions sont données pour le jeu d'instruction d'un microprocesseur
6809, commercialisé par MOTOROLA INC.
LDA #$ 16 Mémoire de données, jonction 6 STA $DOOO Ecriture du registre d'adresse LDS $D 025 Lecture mémoire de données, voie 5
(A 5 = 1, A 4 à AO = 00101) Le byte de poids fort de la mémoire de connexion est utilisé
pour sélecter la source de sortie série pour activer les amplifica-
teurs de sortie et pour écrire le bit XC de commande externe La page, ou jonction, et le type de mémoire sont sélectés par les données écrites dans le registre d'adresse La nouvelle écriture, si elle est adressée au byte de poids fort de la mémoire de connexion, doit sélecter l'octet de sortie, ou la voie, O à 31, c'est à dire que, si le bit d'adesse A 5 est à 1, les bits d'adresse AO à A 4 peuvent sélecter 32 octets de sorties ou voies Simultanément, les
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bits de données D 3 à D 7 doivent être des O en lecture et ne "comptent" pas en écriture L'état du bit D 2 détermine quelle est la source de sortie série, c'est à dire que D 2 = 0 désigne que la source de sortie- série est la mémoire de données Le pointeur de la mémoire de données est donné par le byte de poids faible de la mémoire de connexion Ses trois bits de poids fort sélectent la page entrante, ou jonction entrante, dans la mémoire de données et ses cinq bits de poids faible sélectent l'octet entrant ou voie entrante Si le bit D 2 est à 1, la source de sortie série est directement définie par le
byte de poids faible.
Le fonctionnement décrit ci-dessus de la matrice de commutation de l'invention est important car il facilite les communications de contrôleur à contrôleur que l'on pense avoir une grande imortance dans la réalisation de réseaux de commutation à traitement distribué
transmettant combinés ou non des données et de la parole.
Le bit de données Dl est le bit XC de commande externe qui sert de signal sortie pour le temps de voie sélecté par les bits d'adresse A 4 à AO dans l'adresse de byte de poids fort de la mémoire de connexion et pour la page, ou jonction, sélectée par l'écriture
précédente du registre d'adresse.
Le bit de données DO est le bit de commande de l'amplificateur
à trois états de la jonction -de sortie série Si DO= 1, l'amplifica-
teur passe en fonctionnement pour la voie définie par les bits A 4 à AO et pour la jonction définie par l'écriture précédente du registre d'adresse La borne de commande externe ODE empêche toute tentative de mettre en fonctionnement par le logiciel les amplificateurs, quand
ils ont été physiquement isolés.
Le byte de poids faible de la mémoire de connexion représente soit le pointeur de la mémoire de données, soit la donnée réelle à transmettre à l'amplificateur adressé L'accès à ce byte est obtenu en écrivant dans le registre d'adresse pour sélecter la voie de sortie par les bits d'adresse AO à A 4 Le format du byte dépend de -l'usage à en faire, selon qu'il représente une donnée ou un pointeur
de mémoire de données.
Si ce byte est utilisé comme pointeur, il sélecte la page ou jonction d'entrée et l'octet ou voie en utilisant les bits D 7 à D 5 comme définissant la page et les bits D 4 à DO comme définissant la voie.
36 2513057
Si ce byte est prévu pour constituer une donnée parallèle, il
est transmis sur la jonction de sortie sélectée.
Les exemples suivants faciliteront la compréhension de la maniè-
re dont la matrice de l'invention est commandée Les trois colonnes indiquées dans chaque exemple sont respectivement formées d'informa-
tion mnémonique, d'information de code machine et d'information des-
criptive Le jeu d'instructions est celui d'un microprocesseur du type 6809 Bien entendu, on pourrait aussi utiliser un autre type de microprocesseur, tel qu'un 6802 ou un 6800 La puce DX à laquelle on
se réfère est la matrice de l'invention.
Exemple 1 Octet lu dans la mémoire de données
#DXADR
#JONCTION
#VOIE #$ 08 X
$ 20,X
Avoir l'adresse de la puce DX Avoir la jonction physique (page) Avoir l'octet (temps de voie)
Mode= 00 O, nouvelle lecture de mémoire de con-
nexion Ecriture registre d'adresse Mettre voie dans A 4 à AO Lecture d'octet de données (A 5 =l) Exemple 2 Ecriture dans le byte de poids faible de la mémoire de connexion LDX LDA ORA STA LDB ABX LDB STB #DOOO e JONCTION #$ 10 X WVOIE
DONNEES
$ 20,X
ORA #$ 18
LDX,DOOO
Adresse de la puce DX Avoir le numéro de jonction Sélecter byte poids faible mémoire de connexion, mode= 000 Ecriture registre d'adresse Avoir numéro de byte Voie de sortie A 4 à AO Avoir données Ecriture dans byte poids faible mémoire de donnexion Sélecter byte poids fort mémoire de connexion, mode= 000 Charger adresse puce DX LDX LDA LDB ORA STA ABX LDA STA,X Ecriture registre d'adresse LDB #VOIE Avoir numéro de byte ABX Voie de sortie A 4 à AO LDB #'5 Mémoire de connexion = source de sortie série Amplificateur de sortie en service STB #520,X Ecriture byte poids fort mémoire de connexion Exemple 3 Lecture de message de 32 octets Lecture des 32 octets d'une page de mémoire de donnée dans la mémoire RAM du contrôleur LDA e Page Avoir numéro de page LDX #<DXADR Avoir adresse de puce DX LDY RAM Avoir pointeur vers RAM LEAY 32,Y Sélecter fin de RAM ORA #$ 88 Mode non registre, mémoire de données STA,X Ecriture registre d'adresse LEAX 64,X Sélecter dernier octet de message LDB #32 Initialiser compteur de voies LDA,-X Lecture octet de données STA,-Y Mémoriser octet, mise à jour du pointeur de table DECB BNE RDMSG Reboucler si non fait Exemple 4 Routage de voie de parole Connecter voie et jonction entrantes à voie et jonction sortantes LDX /DXADR Avoir DXADDR LDA LKOUT Avoir jonction sortante ORA #$ 10 Sélecter byte poids faible mémoire de connexion, mode= 000 STA,X Ecriture registre d'adresse
LDA -LKIN
LSLA LSLA LSLA LSLA LSLA
ORA INCHNI
LDB OUTCH
ABX
STA 32,X
LDA,LKOU'
ORA #,$ 18
STA LDB STB X 32,X Avoir jonction entrante Jonction entrante D 7 à D 5 Avoir voie sortante Mélanger bits Avoir jonction sortante Byte poids fort mémoire de connexion, mode= 00 O Ecriture registre d'adresse Activer sortie mémoire de données,
amplificateur en fonctionnement.
r Exemple 5 Vérification de faute par exploration en boucle La vérification en boucle peut être effectuée en utilisant la sortie XC pour mettre systématiquement en fonctionnement les amplificateurs qui renvoient la sortie de la pucé DX à une autre puce pour une
vérification intégrale Par exemple, pour activer la sortie XC con-
stamment pour la jonction 5, XC doit être réglé pour chacun des 32
temps de voies.
LDX #DXADR
LDA f $ 18
ORA 45
STA,X LDA:2
LDB #32
LEAX 32,X
STA,X+
Avoir adresse de puce DX Mode= 000, byte poids fort mémoire de connexion Sélecter jonction 5 Ecriture registre d'adresse Bit XC Intialiser compteur boucle Sélecter byte poids fort mémoire de connexion Ecriture byte poids fort mémoire de connexion, XC=l
13057
L
13057
DECB Mise à jour du compteur boucle BNE BOUCLE Mise à jour de toutes les voies
La présente invention peut être utilisée dans de nombreuses ap-
plications, telles que la commutation de parole, la commutation de
message, le contrôle par exploration, etc L'utilisation en commuta-
tion de parole est évidente étant donné la description précédente.
Cependant la possibilité d'activer les amplificateurs permet de mon-
ter le circuit dans un réseau sans blocage, ce qui augmente beaucoup les possibilités de commutation par rapport à celles des systèmes
connus L'utilisation de la commande externe XC permet une vérifica-
tion en boucle de n'importe quelle puce du réseau.
Bien que, dans la commutation de parole, les octets soient interprétés comme des niveaux de signal, dans la commutation de message, la mémoire de données les interprètent comme des données parallèles Le microprocesseur du contrôleur interprète la mémoire de données comme une source de données pour une autre contrôleur Ainsi, chaque contrôleur a une puce spéciale pour une communication en full duplex entre un autre contrôleur et la puce La mémoire de données d'une puce peut être reliée à la mémoire de connexion d'une autre matrice et vice-versa Physiquement, comme les amplificateurs sont hors des puces, cela signifie que les huit lignes d'entrée et les
huit lignes de sortie constituent huit canaux duplex.
Avec ce montage les microprocesseurs de contrôleurs peuvent communiquer sans tenir compte des conversions parallèle-série ou série -parallèle Ainsi, une communication interprocesseur peut être
réalisée en utilisant un protocole prédéterminé.
Utilisée en commutation de message, la matrice commande l'infor-
mation entre les contrôleurs, ou transporte des données à bas débit
entre des périphériques et des contrôleurs ou entre des périphéri-
ques Utilisée en commutation de parole, la parole codée en MIC ou les données à grand débit sont routées entre les périphériques ou, pour les données en masse, entre les périphériques et des contrôleurs
de systèmes.
La matrice peut aussi être utilisée pour commander des points d'amplification binaire en écrivant dans sa mémoire de connexion ou en explorant des points de détection par lecture de sa mémoire de données Dans ce cas, la synchronisaticn correcte peut être fournie par l'interface pour commander et explorer les points cependant, l'état d'une jonction, d'une ligne ou d'autres circuits périphériques peut être directement contrôlé et/ou commandé Chaque bit de la mémoire de données peut correspondre à un point d'exploration sur un dispositif et chaque bit de la mémoire de connexion à un point de commande Cela permet la manipulation de grandes quantités de signaux de commande de périphériques sur un nombre de jonctions relativement restreint. La matrice de la présente invention, bien que décrite ci-dessus en considérant des puces de types connus, pourrait être intégrée pour ne former qu'une seule puce On pense qu'une fois intégrée sur une seule puce, son coût sera si faible qu'on pourra l'utiliser dans
différentes configurations utilisant des commutations et des con-
mandes distribuées pour pouvoir rendre possible des conceptions de nouveaux réseaux que l'on ne pouvait pas concevoir auparavant Cela
est particulièrement dû au fait que la matrice permet des communica-
tions entre processeurs sur les lignes o est tranmise la parole en
MIC Cela résulte aussi du fait qu'elle permet des commandes externes.
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Claims (10)

REVENDICATIONS
1) Matrice de commutation temporelle comprenant: (a) un moyen (l Ol A, 10 i B, 102 A, 102 B) pour recevoir des signaux temporels divisés en intervalles de-temps série, suivant une première séquence, sur une pluralité de jonctions d'entrée (PCMINO à PCMIN 7), (b) un moyen ( 102 A, 102 B, 110) de commutation pour commuter lesdits signaux vers une pluralité de jonctions de sortie (PCMOUTO à PCMOUT 7) suivant une seconde séquence, (c) un moyen ( 112) de réception de signaux de commande, caractérisée en ce qu'elle comprend encore:
(d) un moyen de commande (ll OA, 11 OB) dudit moyen de commuta-
tion pour établir ladite seconde séquence à la réception de signaux de commande d'une première forme et de commande dudit moyen de commutation à la réception de signaux de commande d'une seconde forme pour délivrer des signaux de commande d'une troisième forme à ladite
pluralité de jonctions de sortie (PCMOUTO à PCMOUT 7).
2) Matrice de commutation suivant la revendication 1, compre-
nant une mémoire de connexion ( 107 A, 107 B) caractérisé en ce que ladite mémoire de connexion est prévue pour recevoir et mémoriser lesdits signaux de commande et la matrice comprenant un moyen ( 11 OA à ll OB) pour appliquer lesdits signaux de commande de troisième forme audit moyen de commutation ( 102 A, 102 B, 110) à la réception par la mémoire de connexion ( 107 A à 107 B) de signaux de commande de seconde forme.
3) Matrice de commutation suivant la revendication 2, dans laquelle ledit moyen de commutation comprend une mémoire de données ( 102 A, 102 B) pour recevoir et mémoriser ladite première séquence de signaux, caractérisée en ce qu'elle comprend encore un moyen ( 110) pour commuter des séquences de signaux provenant soit de ladite mémoire de données ( 102 A, 102 B), soit de ladite mémoire de connexion ( 107 A, 107 B) sous la forme de signaux de commande de troisième forme, vers lesdites jonctions de sortie (PCMOUTO à PCMOUT 7), suivant les
signaux de commande de seconde forme.
4) Matrice de commutation suivant la revendication 2, dans laquelle ledit moyen de commutation comprend une mémoire de données ( 102 A, 102 B) pour recevoir et mémoriser lesdites premières séquences de signaux, caractérisé en ce qu'elle comprend encore un moyen ( 110)
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pour transmettre des signaux de la mémoire de données ( 102 A, 102 B) auxdites jonctions de sortie (PCMOUTO à PCMOUT 7), suivant la seconde séquence, sous la commande desdits signaux de commande de première forme mémorisés dans la mémoire de connexion ( 107 A, 107 B) à la réception de signaux de commande de seconde forme d'un premier type, et pour appliquer des signaux de la mémoire de connexion ( 107 A, 107 B) auxdites jonctions de sortie (PCMOUTO à PCMOUT 7) à la réception de
signaux de commande de seconde forme d'un second type.
) Matrice de commutation suivant la revendication 4, caractéri-
sée en ce que ledit moyen pour transmettre est constitué par un multi-
plexeur ( 110) dont une première entrée multiple reçoit des signaux de la mémoire de données ( 102 A, 102 B) et une seconde entrée multiple reçoit des signaux de la mémoire de connexion ( 107 A, 107 B), et qu'elle comprend encore un moyen ( 110 A, 110 B) pour appliquer des signaux de sortie de la mémoire de connexion ( 107 A, 107 B) audit multiplexeur ( 110) et un moyen ( 108) pour appliquer lesdits signaux de commande à la mémoire de connexion ( 107 A, 107 B) et pour entraîner
la lecture série de ladite mémoire de connexion ( 107 A, 107 B).
6) Matrice de commutation suivant l'une des revendications 1, 3
ou 5, dans laquelle chacune des jonctions de sortie (PCMOUTO à PCMOUT 7) comprend un amplificateur à trois états ( 106) et une logique
de commande ( 116) pour commander lesdits amplificateurs ( 106), carac-
térisée en ce qu'elle comporte encore un moyen ( 114) pour appliquer des signaux de la mémoire de connexion ( 107 A, 107 B) à la logique de commande ( 116) pour commander l'état de chacun desdits amplificateurs
( 106), pendant les intervalles de temps.
7) Matrice de commutation suivant l'une des revendications 3, 4
ou 5, caractérisée en ce que le moyen de réception comprend un moyen de conversion ( 10 l A,-l Ol B) des premières séquences de signaux sous forme parallèle pour mémorisation dans la mémoire de données ( 102 A, 102 B) et un moyen pour recevoir les signaux de sortie de la mémoire de données sous forme parallèle et les convertir sous forme série et les appliquer auxdites jonctions de sortie (PCMOUTO à PCMOUT 7), un amplificateur à trois états ( 106) étant monté en série avec chaque
jonction de sortie, et un moyen ( 116) pour commander lesdits amplifi-
cateurs par des signaux de sortie de la mémoire de connexion ( 107 A,
107 B).
8) Matrice de commutation suivant la revendication 1, 3 ou 5,
43 2513057
caractérisée en ce qu'elle comprend une ligne de comm-ande réservée (XC) et un moyen ( 113) pour appliquer une partie prédéterminée desdits signaux de commande à ladite ligne de commande réservée pour
la commande de circuits externes qui peuvent lui être connectés.
9) Matrice de commutation temporelle comprenant: (a) un convertisseur série-parallèle (l Ol A, 101 B)pour recevoir
des signaux temporels multiplexés d'une pluralité de jonctions d'en-
trée (PCMINO à PCMIN 7) et pour convertir lesdits signaux en séquences sous forme parallèle, (b) une mémoire de données ( 102 A,102 B) pour recevoir les signaux parallèles et les mémoriser suivant un plan pérédéterminé, caractérisée en ce qu'elle comprend encore: (c) un moyen ( 110) pour recevoir des signaux de commande d'un
pluralité de lignes de commande, lesdits signaux de commande compre-
nant des bits d'adresse et de données,
(d) une mémoire de connexion ( 107 A, 107 B) pour mémoriser les-
dits bits de données en des endroits définis par les bits d'adresse, (e) un moyen ( 11 OA, ll OB) pour lire en série la mémoire de connexion, pour délivrer un mot de données formé d'une pluralité de bits parallèles, (f) un multiplexeur ( 110) ayant une paire de bus d'entrée dont le premier est connecté pour recevoir des signaux de sortie de la mémoire de données et le second pour recevoir une première partie prédéterminée dudit mode de données, (g) un moyen (ll OA, ll OB) pour appliquer une seconde partie
prédéterminée dudit mot de données à l'entrée de commande du multi-
plexeur, de manière que le multiplexeur soit commuter pour délivrer soit les signaux de la mémoire de données, soit ladite première partie prédéterminée dudit mot de données pendant des temps contrôlés par la seconde partie prédéterminée dudit mot de données, (h) un convertisseur série-parallèle ( 104) pour recevoir les signaux de sortie du multiplexeur et les convertir sous forme série
pour les appliquer à une pluralité de jonctions de sortie.
) Matrice suivant la revendication 9, comprenant une pluralité de portes à trois états ( 106), chacune montée en série avec une
jonction de sortie correspondante, caractérisée en ce qu'elle com-
prend encore un moyen ( 116) pour commander lesdites portes ( 106) en fonction d'une troisième partie prédéterminée dudit mot de données de
44 2513057
la mémoire de connexion ( 107 A, 1073), de manière à contrôler l'état
de chaque porte ( 106) pendant les intervalles de temps.
il) Matrice de commutation temporelle, comprenant: (a) un moyen (l Ol A, l Ol B) pour recevoir des signaux d'entrée temporels d'une pluralité de jonctions d'entrée (PCMINO à PCMIN 7), (b) une mémoire de données ( 102 A, 102 B) pour mémoriser lesdits signaux d'entrée suivant un plan prédéterminé, (c) un moyen ( 107 A, 107 B) pour recevoir des signaux de commande, caractérisée en ce qu'elle comprend encore: (d) un moyen ( 110, 110 A, 110 B) pour commander à ladite matrice de délivrer des signaux de la mémoire de données ( 102 A, 102 B) vers une pluralité de jonction de sortie PCMOUTO à PCMOUT 7), suivant un plan défini par les signaux de commande, et de délivrer des parties prédéterminées des signaux de commande vers les jonctions de sortie,
suivant un plan défini par les signaux de commande.
12) Matrice de commutation suivant la revendication 11, carac-
térisée en ce que le moyen de commande comprend un moyen ( 110) pour délivrer lesdites parties prédéterminée desdits signaux de commande à la place des signaux de la mémoire de données, vers les jonctions de
sortie (PCMOUTO à PCMOUT 7).
13) Matrice de commutation suivant la revendication 12, caractérisée en ce qu'elle comprend une ligne de commande réservée (XC) et un moyen pour appliquer une autre partie prédéterminée des
signaux de commande à ladite ligne de commande réservée (XC).
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