JPH0779514B2 - 時分割時間スイツチ制御方式 - Google Patents

時分割時間スイツチ制御方式

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JPH0779514B2
JPH0779514B2 JP62013526A JP1352687A JPH0779514B2 JP H0779514 B2 JPH0779514 B2 JP H0779514B2 JP 62013526 A JP62013526 A JP 62013526A JP 1352687 A JP1352687 A JP 1352687A JP H0779514 B2 JPH0779514 B2 JP H0779514B2
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/08—Time only switching

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Time-Division Multiplex Systems (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信システムにおいて使用される時分割多重通
話路に関し、特に時分割時間スイッチの制御方式に関す
る。
〔従来の技術〕
時分割交換機は、複数の回線の相互間の接続を一定の順
序で切り替えて信号の伝送の多重化を行っている。この
切り替えに時分割時間スイッチが使用される。
この時分割時間スイッチには、通話路メモリと制御メモ
リとが設けられている。通話路メモリには、入力側に接
続すべき回線数例えばＮ回線の伝送信号が、一定周期で
サンプリングされて書き込まれる。次に、この通話路メ
モリへの伝送信号の書き込み順と異なる所定の順番で信
号を読み出す。これにより、出力側に接続されたＮ回線
の通信回線と入力側の回線とを任意の組合せで接続でき
る。
この通話路メモリの読み出しアドレスを供給するため
に、制御メモリが設けられている。
制御メモリには、読み出しアドレスが上記Ｎ回線分、す
なわちＮ個書き込まれている。これが一定の順に読み出
され、通話路メモリに供給される。
回線の接続の切り替えを行うときには、この制御メモリ
に書き込まれた通話路メモリの読み出しアドレスを変更
する。この読み出しアドレスは例えば10ビットの構成の
信号で構成されるが、本明細書において、以下、これを
１ワード分の制御データと呼ぶことにする。
さて、通常、制御メモリに書き込まれた制御データを順
に読み出していく動作をハードサイクルと呼び、制御デ
ータの書き替えのためにこの制御データを書き込んだり
読み出したりする動作をソフトサイクルと呼んでいる。
従来、例えば、第１の方式では、第10図に示すように、
このハードサイクル（HW）とソフトサイクル（SW）とが
交互にくり返されて、HW、SW、HW、SW……というように
してそれぞれＮ回で１フレームが形成される。この１フ
レームは例えば125マイクロ秒〔μsec〕に選定され、こ
れが上記伝送信号のサンプリング周期に相当する。
この方式の場合、制御データの書き替え等の処理が不要
なとき、ソフトサイクルが存在しても制御メモリの読み
書きは実行されない。図中ハッチングを施したソフトサ
イクルSWのみが実際に書き込みを実行されたサイクルで
ある。
また、第２の方式では第11図に示すように、１フレーム
を原則としてハードサイクルのみで構成し、外部インタ
フェイスから書き替え等の指示があった場合のみハード
サイクルをソフトサイクルで置き替えるようにする。こ
の方式では、ハードサイクルにおける制御メモリの読み
出しアドレスを無視して任意のタイミングで無条件に所
定のアドレスへ制御データを書き込むようにする方法
と、制御メモリの読み出しアドレスを監視し、書き込む
べきアドレスと一致したとき制御データを書き込む方法
とがある。
〔発明が解決しようとする問題点〕
ところが、上記第１の方式は、ハードサイクルHWとソフ
トサイクルSWとが１フレーム中に同数存在するから、第
10図に示したように、両者の所要時間をそれぞれTHW、T
SWとし、１フレームの時間をTFとしたとき、その多重度
は下式のように表わされる。
TF/（THW＋TSW）…… これに対して第２の方式は、第11図のように、この多重
度が下式のように表わされる。
TF/THW…… 、の式を比較すると、第１の方式の多重度が第２の
方式の２分の１になってしまう問題点があることがわか
る。
一方、第２の方式は、多重度は大きくすることができる
ものの、ソフトサイクルがハードサイクルにおける制御
メモリの読み出しアドレスを無視して置き替えられた場
合、制御メモリから読み出されて通話路メモリに向けて
出力される制御データに誤りが生じるおそれがある。
また、ハードサイクルにおける制御メモリの読み出しア
ドレスと一致したときのみソフトサイクルと置き替える
ようにすると、制御データの書き替えが１フレーム内で
１回しかできないという問題点がある。
また、上述した従来の時分割時間スイッチ制御方式は、
いずれの方式も、外部からインターフェースを介して書
き込まれた新しい制御データは次にそのアドレスが読み
出される順番がくると、ハードサイクルHWで読み出さ
れ、この制御データをもとに通話路の再編成が行われ
る。ところが、この制御データの書き込みは、通話路上
で通話データがとるフレーム構成のフレーム位置に対し
て非同期に生じるため、制御データ書き換えの結果とし
て通話路の再構成が行なわれるタイミングに関する制御
は不可能であった。
したがって、２つ以上の次分割多重時間スイッチを介し
て接続された通話状態にある通話路の構成を、通話内容
に影響することなく（瞬断なしに）再構成することは不
可能である。
〔問題点を解決するための手段〕
本発明の時分割時間スイッチの制御方法は、１フレーム
当りＮ個に時分割多重されたディジタル信号を一定周期
で書き込み、及び読み出しを行う通話路メモリと、当該
通話路メモリに書き込まれたディジタル信号の読み出し
に際して読み出しアドレスを指定する通話路制御メモリ
を備えた時分割時間スイッチにおかるものである。
通話路メモリに書き込まれたディジタル信号の読み出し
に際して指定する読み出しアドレスを通話路制御メモリ
に書き込む制御を行う通話路制御メモリ書き換え制御回
路と、当該通話路制御メモリへの書き込みに際しての制
御信号を当該通話路制御メモリに送出する書き込み制御
回路を備えている。
前記の通話路制御メモリは、通話路メモリに指定するあ
らかじめ書き込まれている読み出しアドレスを順次読み
出す動作のハードサイクルか、あるいは通話路制御メモ
リ書き換え制御回路と書き込み制御回路より読み出しア
ドレスが書き換えられる動作のソフトサイクルに設定さ
れる第１および第２のメモリと、当該第１および第２の
メモリのハードサイクルとソフトサイクルの動作切り替
えを行う制御手段を含むメモリ制御回路を有している。
このメモリ制御回路は、通話路制御メモリ書き換え制御
回路より受信した当該通話路制御メモリへの書き込みデ
ータと書き込みアドレスを、第１および第２のメモリの
いずれか一方のソフトサイクルに設定されているメモリ
に供給して書き換えを行う。そして、書き込み制御回路
から受信する制御情報に基づき、当該書き換え実行後、
ソフトサイクルに設定されている第１および第２のメモ
リのいずれか一方をハードサイクルに、ハードサイクル
に設定されている第１および第２のメモリのいずれか他
方をソフトサイクルにそれぞれ設定する。その上で、新
たにソフトサイクルに設定されたメモリには通話路制御
メモリ書き換え制御回路より受信、保持している当該通
話路制御メモリへの書き込みデータと書き込みアドレス
を供給して書き換えを行うことを特徴とする。
更に、本発明の時分割時間スイッチの制御方式において
は、前記のメモリ制御回路は、通話路制御メモリ書き換
え制御回路より受信した当該通話路制御メモリへの書き
込みデータと書き込みアドレスを、前記の第１および第
２のメモリのいずれか一方のソフトサイクルに設定され
ているメモリに供給して書き換えを行い、通話路制御メ
モリ書き換え制御装置は、通話路制御メモリに対する任
意の数のデータ書き込みを完了すると、制御メモリ書き
換え完了信号を前記の書き込み制御回路に送出する。書
き込み制御回路は、この制御メモリ書き換え完了信号を
フレームパルスと同期させたモード切り替え信号として
出力するので、通話路制御メモリは、このモード切り替
え信号で第１および第２のメモリのソフトサイクルとハ
ードサイクルの切り替えを行うことをも特徴とする。
また、前記の通話路メモリは、通話路制御メモリにより
読み出しを制御される２組のメモリを有し、当該２組の
メモリのうち一方は、１フレーム当たりＮ個に時分割多
重されたディジタル信号をタイムスロット単位に書き込
む通話データ書き込みモードとし、他方のメモリは、通
話データ書き込みモードで書き込まれた１フレーム分の
データを通話路制御メモリの制御によりタイムスロット
毎に読み出す通話データ読み出しモードとし、当該２組
のメモリは、この通話データ書き込みモードと通話デー
タ読み出しモードをフレーム毎に切り換えることを更に
特徴とする。
また更に、本発明の時分割時間スイッチの制御方式は、
前記の通話路メモリ、通話路制御メモリ、通話路制御メ
モリ書き換え制御回路および書き込み制御回路をそれぞ
れ少なくとも２個の構成の場合にも適用できる。
この場合は、上記に加えて更に、モード切り替えタイミ
ング検出回路を備え、前記それぞれの通話路制御メモリ
書き換え制御装置が、それぞれ対応する通話路制御メモ
リに対する任意の数のデータ書き込みを完了した際に送
出する制御メモリ書き換え完了信号を受信する。
モード切り替えタイミング検出回路は、前記それぞれの
通話路制御メモリ書き換え制御装置から前記制御メモリ
書き換え完了信号を受信すると、それぞれの通話路制御
メモリのフレームパルスと同期させたモード切り替え信
号を出力する。そして、それぞれの通話路制御メモリ
は、このモード切り替え信号で第１および第２のメモリ
のソフトサイクルとハードサイクルの切り替えを行う。
〔実施例〕
次に本発明の実施例について図面を参照して説明する。
第１図を参照すれば、本発明の時分割時間スイッチは通
話データ入力端子１から通話データ出力端子２に至る通
話路を形成する通話路メモリ20と、この通話路メモリ20
を制御する通話路制御メモリ10と、フレーム同期書き込
みモードとフレーム非同期書き込みモードの選択を行な
う書き込み制御回路30およびマイクロプロセッサ等で構
成される通話路制御メモリ書き換え制御回路40を備えて
いる。また、端子３からは例えば125μsec周期のフレー
ムパルスFPを受け、また端子４からはクロックCLKを受
けて前記通話路制御メモリ10、通話路メモリ20および書
き込み制御回路30へそれぞれ供給する。
前記通話路メモリ20は第２図を参照すれば、カウンタ21
0と、制御論理回路220と、セレクタ230,240および270
と、第１のメモリ250および第２のメモリ260を備えてい
る。前記第１のメモリ250と第２のメモリ260は同一の構
成のランダムアクセス記憶素子（RAM）から構成されて
いる。
通話データ入力端子201を介して入力される通話データ
は第１のメモリ250と第２のメモリ260の端子251および2
61に入力される。カウンタ210はクロック端子202を介し
て供給されるクロックパルスCLKをカウントアップし、
その出力をセレクタ230および240へ出力する。カウンタ
210はフレームパルス端子203を介して供給されるフレー
ムパルスFPによってリセットされ、再びクロックパルス
CLKをカウントする。
制御論理回路220は前記端子202からクロックパルスCLK
および端子203からフレームパルスFPを受け入れて、前
記セレクタ230,240および270と、第１のメモリ250およ
び第２のメモリ260に選択信号を出力する。
セレクタ230および240には端子204を介して通話路制御
メモリ10から供給される第１のメモリ250あるいは第２
のメモリ260の読み出しアドレスが入力される。セレク
タ230および第１のメモリ250は反転回路231および251が
設けられており、セレクタ230と240および第１のメモリ
250と第２のメモリ260とはそれぞれ反対の内容の選択信
号が入力する。例えばある１フレームにおいて制御論理
回路220から選択信号が出力されると、セレクタ230はカ
ウンタ210のカウント値を第１のメモリ250に出力し、ま
たセレクタ240は端子204から供給される読み出しアドレ
スを第２のメモリ260に出力する。また、第１のメモリ2
50は端子201から入力されるデータを前記セレクタ230を
介して出力されるシーケンシャルアドレスにしたがって
順次書き込む（通話データ書き込みモード）。その間に
第２のメモリ260からは前記セレクタ240から出力される
アドレスにしたがって１フレーム前に書き込まれた１フ
レーム分のデータを読み出し（通話データ読み出しモー
ド）、セレクタ270へ出力する。セレクタ270はこの読み
出されたデータを出力端子205へ出力する。次の１フレ
ームに移ると、制御論理回路220にフレームパルスFPが
入力され、選択信号を反転させて前記動作と逆の動作す
なわち、第１のメモリ250を通話データ読み出しモー
ド、第２のメモリ260を通話データ書き込みモードに
し、出力端子205からはセレクタ270を介して第１のメモ
リ250からの読み出しデータが出力される。
書き込み制御回路30は、第３図を参照すれば書き込み信
号同期化回路310,モード制御信号同期化回路320,モード
制御信号発生回路330、およびセレクタ340,350を備えて
いる。
以下第４図のタイミングチャートを併せ参照して説明す
る。
前記書き込み信号同期化回路310の端子311は入力端子30
6を通して入力される書き込み制御信号を、端子304を介
して端子312に入力されるクロックパルスCLKに同期さ
せ、端子314を介してセレクタ340の一方の入力端子に１
クロック分の書き込み同期信号を、また端子313を介し
てセレクタ340の他の一方の入力端子に２クロック分の
書き込み同期信号をそれぞれ出力する。
また、モード制御信号発生回路330は端子331に前記２ク
ロック分の書き込み同期信号を、また端子332にクロッ
クパルスCLKをそれぞれ入力して、はじめの１クロック
分の直後にモード切り換え信号を端子333を介してセレ
クタ350へ出力する。
モード制御信号同期化回路320は、端子302を介して端子
321へ書き込み完了信号、端子303を介して端子322へフ
レームパルスEPおよび端子304を介して端子323へクロッ
クパルスCLKが入力され、書き込み完了信号をフレーム
パルスFPに同期させて端子324を介してセレクタ350へ出
力する。また入力端子307を介して書き込みモード選択
信号が前記セレクタ340および350に入力される。
フレーム非同期書き込みモード時、セレクタ340は端子3
13からの出力を出力端子305へ書き込み同期信号として
出力する。またセレクタ350は端子333からの出力を出力
端子301へ出力する。
フレーム同期書き込みモード時、セレクタ340は端子314
からの出力を出力端子305へ出力し、またセレクタ350は
端子324から出力されるフレームパルスFPに同期された
書き込み完了信号をモード切り替え制御信号として出力
端子301へ出力する。
前記通話路制御メモリ書き換え制御装置40はマイクロプ
ロセッサで構成されており、その詳細は公知であるので
説明は省略する。
通話路制御メモリ10は、第５図を参照すれば第１のメモ
リ12と第２のメモリ13とを備えている。両者は全く同一
の内容の制御データの読み書きを行うことができる同一
の構成のランダムアクセス記憶素子（RAM）から構成さ
れている。
これらのメモリ12、13は、その入出力部に設けられたメ
モリ制御回路14によって、制御データの読み出しおよび
書き込みを制御される。
メモリ制御回路14は、カウンタ111と、データレジスタ1
12と、アドレスレジスタ113と、制御論理回路114と、４
つのセレクタ115〜118とを備えている。
カウンタ111は、入力端子106から入力するクロックパル
スCLKをカウントして、そのカウント値をセレクタ115に
向けて出力するいわゆるアドレスカウンタである。その
カウント値は、フレームパルス入力端子105から１フレ
ームごとに入力するフレームパルスFPによりリセットさ
れる。
データレジスタ112は、メモリ12および13に書き込むべ
き制御データＤを前記制御装置40の端子402から入力端
子102を通じて受けとり、書き込みを指示する制御信号W
RCが端子101に入力されたとき、前記制御データＤをデ
ータバス1121へ向けて出力する。
アドレスレジスタ113は、上記制御データＤをメモリ12
あるいは13に書き込む際、そのメモリ12あるいは13のア
ドレスを指定するアドレス信号ADRを、前記制御装置40
の端子403から入力端子103を通じて受けとり、書き込み
を指示する制御信号WRCを端子101に入力したときこれを
セレクタ115および116へ向けて出力する。
制御論理回路114は、前記端子106から入力されるクロッ
ク信号CLK、端子107から入力されるモード切り換え信号
MOD、および端子109を通じて入力されるメモリ書き込み
信号WSを受け入れて、４つのセレクタ115〜118の選択動
作のための選択信号SEをバス1141へ、第１のメモリ12お
よび第２のメモリ13の書き込みイネーブル信号WE1およ
びWE2をバス1142および1143へそれぞれ出力する。前記
モード切り換え信号MODは前記書き込み制御回路30から
供給され、通話路制御データ読み出し専用モードにある
メモリ（例えば第１のメモリ12）と、通話路制御データ
読み出し書き込みモードにあるメモリ（例えば第２のメ
モリ13）の切り換えのための信号である。
セレクタ115およびセレクタ116は、カウンタ111の出力
するカウント値とアドレスレジスタ113の出力するアド
レス信号とを受け入れ、選択信号SEに応じてそのいずれ
か一方をメモリ12,13に出力するよう選択動作を行う。
セレクタ115の出力信号は第１のメモリ12に入力し、セ
レクタ116の出力信号は第２のメモリ13に入力するよう
接続されている。また、セレクタ115には、その選択信
号SEの入力部に反転回路1151が設けられている。従っ
て、セレクタ115とセレクタ116とに互いに反対の内容の
選択信号SEが入力する。従って、一方のセレクタ115
が、カウンタ111の出力するカウント値を第１のメモリ1
2に出力すると、他方のセレクタ116がアドレスレジスタ
113が出力するアドレス信号を第２のメモリ13に出力す
るよう動作する。
第１のメモリ12と第２のメモリ13の出力信号1201および
1301は、セレクタ117とセレクタ118にそれぞれ入力する
よう接続されている。双方のセレクタ117および118はい
ずれも第１のメモリ12と第２のメモリ13の出力信号1201
および1301を受け入れて、選択信号SEによりそのいずれ
か一方を選択して出力する。この選択信号SEは、セレク
タ115および116に入力するものと同一の内容の信号であ
る。
セレクタ117の選択信号の入力部にも反転回路1170が設
けられている。従って、これらのセレクタ117および118
は、前記セレクタ115および116と全く同様にして、一方
が第１のメモリ12の出力信号1201を出力し、他方が第２
のメモリ13の出力信号1301を出力するよう動作する。
ここで、セレクタ117の出力信号1171は、出力端子108に
接続されている。この出力端子108は、前記通話路メモ
リ20に対して制御データを出力するための端子である。
セレクタ118の出力信号1181は、出力端子104に接続され
ている。この出力端子104は、制御メモリの読み出しや
書き込みを制御する前記制御装置40に対して制御データ
を出力するための端子である。
以上の構成の通話路制御メモリ10は次のように動作す
る。
まず、この装置のうち、第１のメモリ12が読み出し専用
メモリとして動作している場合を説明する。
カウンタ111は端子105に入力されるフレームパルスFPに
よってリセットされた後、端子106から入力されるクロ
ックパルスCLKをカウントして、順にカウント値をカウ
ントアップしていく。
制御論理回路114は、選択信号SEをバス1141へ出力し、
セレクタ115がこのカウント値を第１のメモリ12のアド
レス端子1203へ向けて出力するよう選択動作させる。同
時に、セレクタ117は、第１のメモリ12の出力信号1201
を通話路メモリと接続された出力端子108に向けて出力
するよう選択動作を行う。
これによって、カウンタ111のカウント値に対応したア
ドレスに書き込まれた制御データが、第１のメモリ12か
ら通話路メモリ20に、順次読み出されていく。このよう
にして、第１のメモリ14に対して、ハードサイクル（H
W）が実行される。
一方、このとき、第２のメモリ13は、読み書き用メモリ
として使用される。以下の説明ではフレーム非同期書き
込みモードで書き換える場合について述べる。書き込み
制御回路30の端子307へは制御装置40の端子406からフレ
ーム非同期書き込みモードを選択する信号が与えられて
いる。制御装置40から、アドレス信号ADRが端子103を介
してアドレスレジスタ113に入力するとともに、そのア
ドレスに書き込まれるべき制御データＤが端子102を介
してデータレジスタ112に入力すると、制御論理回路114
にメモリ書き込み信号WSが端子109を介して入力する。
制御論理回路114は既に選択信号SEをバス1141に出力し
ている。従って、セレクタ116がアドレスレジスタ113の
出力信号を第２のメモリ13の端子1303に向けて出力する
よう選択が行われている。ここで、選択論理回路114
は、書き込みイネーブル信号WE2をバス1143を介して第
２のメモリ13の端子1304に対して出力する。こうして、
データレジスタ112の制御データがデータバス1121を通
じて第２のメモリ13の端子1302に入力し、アドレス信号
ADRに対応するアドレスにその制御データが書き込まれ
る。
また、制御装置40は必要に応じて読み書き用メモリに書
き込まれた制御データの読み出しを要求する。このとき
は、アドレスレジスタ113に読み出し用のアドレス信号A
DRが入力し、制御論理回路114に読み出し要求する制御
信号WSが入力する。
制御論理回路114は、第２のメモリ13に対して出力して
いた書き込みイネーブル信号WE2を反転して読み出しイ
ネーブル信号とする。第２のメモリ13の出力信号1301
は、セレクタ118によって制御装置40に接続された端子1
04に向けて出力され、制御データの読み出しが行われ
る。
このようにして、第２のメモリに対してソフトサイクル
（SW）が実行される。
この後、制御メモリ切り換え信号SEの反転によって制御
メモリ13を制御データ読み出し専用モード（ハードサイ
クルHW）とし、制御メモリ12の側を制御データ読み出し
書込みモード（ソフトサイクルSW）とする。
この信号を出力した直後に、モード切り換え信号MODを
書き込み制御回路30の端子301を介して、通話路制御メ
モリ10の入力端子107へ供給する。さらに、この書き込
み制御回路30はもう１クロック分の書き込み周期信号WS
を端子304を介して通話路制御メモリ１の入力端子109へ
供給する。
通話路制御メモリ10は上記の基本動作をもとにして、第
６図に示したようなタイミングで、制御メモリの入れ換
えが行われる。ハードサイクルHWとソフトサイクルSWと
は、クロックパルス106（第６図（ｄ））と同一の周期
で実行されている（第６図（ａ）、（ｂ））。第１の制
御メモリ12は、読み出し専用メモリとされ、当初ハード
サイクルHWのみが実行されている。
まず、第２の制御メモリ13に対して時刻T1に制御データ
の書き込みがなされると（第６図（ｂ））、このアドレ
スについて、第１の制御メモリ12と第２の制御メモリ13
の制御データの内容に相違が生じる。そして、通話路メ
モリに対しては、書き換え後の制御データが出力されな
ければならない。
そこで、制御論理回路114は、上記書き込み動作を実行
した直後、選択信号SEを反転させて（第６図（ｃ））、
第１の制御メモリ12を読み書き用メモリに、第２の制御
メモリ13を読み出し専用メモリにするよう入れ換えを行
う。
そして、次のクロックでアドレスレジスタ113に格納さ
れたアドレス信号をセレクタ115を通じて第１の制御メ
モリ12に送り、データレジスタ112に格納された制御デ
ータの書き込みを実行する。このとき、制御論理回路11
4からは、書き込みイネーブル信号WE1、WE2が順にそれ
ぞれ１ワード分の時間出力される（第６図（ｅ）、
（ｆ））。
こうして、読み出し専用メモリと読み書き用メモリとの
入れ換え後は、第１の制御メモリ12に対して外部回路が
制御データの書き込みを行うことができる状態となる。
そして、第２の制御メモリ13に対してハードサイクルが
実行される（第６図（ｂ））。
また、時刻Tnに第１の制御メモリ12に制御データの書き
込みが行われると（第６図（ａ））、再び読み出し専用
メモリと制御回路との入れ換えが行われて、先に説明し
たと同様の要領で、時刻Tn＋１に第２の制御メモリ13に
対して、同一のアドレスに同一の制御データの書き込み
が行われる。この場合の書き込みイネーブル信号WE1,WE
2は、時刻T1、T2の場合と逆の関係となる（第６図
（ｅ）、（ｆ））。
このように、外部回路からこのメモリ制御回路に対して
制御データＤとアドレス信号ADRを１回だけ入力する
が、これをデータレジスタ112とアドレスレジスタ113と
で保持して、これらをそれぞれ２回ずつ使用する。
このようにすれば、外部回路の処理は従来とかわるとこ
ろがない。また、読み書き用メモリへの制御データの書
き込み時を除き、読み出し専用メモリと読み書き用メモ
リの内容を一致させることができる。
次に、制御メモリ12および13の内容を外部から、フレー
ム同期書き込みモードで書き換える場合について述べ
る。いま、制御メモリ切換信号SEにより、セレクタ115
およびセレクタ116はそれぞれカウンタ111およびアドレ
スレジスタ113の出力にそれぞれ選択入力、またセレク
タ117およびセレクタ118はそれぞれ第１のメモリ12およ
び第２のメモリの出力に選択されているものとする。
この状態で、メモリ12および13の内容を外部からフレー
ム同期書き込みモードで書き換える場合について述べ
る。このとき、書き込み制御回路30の書き込みモード選
択入力端子307へは通話路制御メモリ書き換え制御装置4
0よりフレーム同期書き込みモードを選択する信号が与
えられている。制御装置40からの制御データＤと、制御
アドレスADRは、書き込み読み出し制御端子101に加えら
れた書き込み信号WRCにより、１度データレジスタ112お
よびアドレスレジスタ113にそれぞれ蓄積される。この
状態でメモリ13は、制御データ書き込み読み出しモード
となっているとする。このとき、制御論理回路114は、
クロックCLKと同期した書き込み信号WE2を、制御メモリ
13に対する書き込み信号として、制御メモリ13の書き込
み同期信号入力端子1304に接続された出力端子1143へ出
力する。この結果制御メモリ13に新しい通話路メモリ制
御データが書き込まれる。必要に応じてこの動作を複数
回繰返す。こののち、通話路制御メモリ書き換え制御装
置40が必要とする書き換え作業を終了すると、出力端子
405を介して、制御メモリ書き換え完了信号を出力す
る。この制御メモリ書き換え完了信号は、書き込み制御
回路30の入力端子302へ供給され、入力端子303を介して
入力されるフレームパルスFPに同期したモード切り換え
信号を出力端子301へ出力する。
次に第１図のブロック構成図と、第７図のタイムチャー
トを参照してフレーム同期書き込みモードの動作を説明
する。通話データ入力端子１から通話路メモリ20の端子
201に入力される通話データは第７図に示すフレーム構
成を有している。いま、端子201に入力されるタイムス
ロット11は通話路メモリ20に一旦書き込まれ、制御メモ
リ10の出力端子108から出力され制御データ入力端子204
へ入力される制御データC1に従って、出力端子205のタ
イムスロット23に読み出される。同様に、同一のフレー
ム内に存在するタイムスロット14は、制御データC1に従
って、出力端子205のタイムスロット24に読み出されて
いる。
いま、出力タイムスロットをタイムスロット23からタイ
ムスロット25へ、タイムスロット24からタイムスロット
20へ同時に変更することを考える。制御メモリ書き換え
制御装置40は、制御メモリ10の制御データ読み出し書き
込みモードにあるメモリへ、インターフェース（101,10
2,103）介して新しい制御データC2を書き込むと、タイ
ミングt121で制御メモリ書き換え完了信号を出力端子40
5へ出力する。前記制御メモリ書き換え完了信号は書き
込み制御回路30の入力端子302に入力され、前記書き込
み制御回路30のもう一方の入力端子303へ入力されるフ
レームパルスに同期したモード切り換え信号書き込み制
御回路30の出力端子301の出力）として出力される。
上記の書き込み動作を行う場合に、書き込み制御回路30
は、入力端子306を介して書き込み読み出し制御信号出
力401から供給される信号をクロックCLKに同期した１ク
ロック分の書き込み同期信号にして、出力端子305を介
して通話路制御メモリ10の入力端子109へ供給する。
前記モード切り換え信号305は例えば第７図に示すよう
なレベル信号で、タイミングt10において制御メモリ10
のもつ２組のメモリのモードを切り替える。この結果タ
イミングt10以後通話路メモリ20へ供給される制御デー
タは新しい制御データC2となりこれ以後のフレーム（つ
まりフレームＮ以降）で新しい通話路への再構成が完了
する。
次に本発明の他の実施例について第８図および第９図を
参照して説明する。
本実施例は通話路制御メモリ2010および2110,通話路メ
モリ2020および2120,書き込み制御回路2030および2130,
および通話路制御メモリ書き換え制御回路2040および21
40を備えており、これらの詳細はそれぞれ第２図、第３
図および第５図に示したものと同一であるので、ここで
は説明は省略する。また本実施例はさらにモード切り換
えタイミング検出回路2050を備えている。なお第８図は
本実施例の動作説明に必要な主要 結線のみ示してい
る。
第８図を参照すると、本実施例は、通話データ入力端子
１から、通話データ出力端子２にいたる通話路が通話路
メモリ2020と、通話路メモリ2120を直列接続して構成さ
れ、この通話路の構成は、通話路制御メモリ2010及び21
10によって各々制御されるものとする。第８図の実施例
では、通話路メモリ2020,2120の両者とも、各々２組の
通話路メモリから構成され、そのうち１組の通話路メモ
リA,B（図示せず）が入力端子2021,2121より入力される
フレーム構成された通話データを、１タイムスロット分
のデータ毎に１フレーム分順番に書き込む通話データ書
き込みモードにある間、もう１組の通話路メモリＡ′,
B′（図示せず）はあらかじめ書き込まれている通話デ
ータを、制御入力端子2023,2123から入力される制御デ
ータによって、順次出力端子2022,2122へ読み出す構成
となっている。
通話データ入力端子１へ入力される通話データは、入力
端子2021を介して一旦通話路メモリ2020へ書き込まれ
る。１フレーム分のデータがすべて書き込まれると、通
話メモリ2020は通話路制御メモリ2010の出力端子2011か
ら出力され、制御入力端子2023から入力される制御デー
タに従って順次通話データを出力端子2022へ読み出す。
出力端子2022に読み出された通話データは再び通話路メ
モリ2120へ、入力端子2121を介して書き込まれ、通話路
メモリ2120は制御入力端子2123より入力される制御デー
タに従ってこれを出力端子2122へ出力し、結果的に通話
データ出力端子２までの通話路が形成される。
いま、制御メモリ2021,2110はともに、２組の制御メモ
リをもっているため、一組のメモリを制御データ読み出
し専用モードとして、この内容を出力端子2011,2111へ
順番に出力しているが、この間もう１組のメモリは制御
データ読み出し書き込みモードとなっており、外部との
インタフェース2012,2112を介して外部の通話路制御メ
モリ書き換え制御装置2040,2140のインタフェース2041,
2141と接続されている。さらに、制御データ読み出しタ
イミングを規定するフレームパルスはフレームパルス入
力３および５に供給され、入力端子2013,2113を介して
制御メモリ2010,2110に供給されるとともに、制御メモ
リのモード切り換えタイミング同期化回路2030,2130の
入力端子2033,2133へ供給され、入力端子2032,2132へ供
給されるモード切り換えタイミング制御信号の同期化
と、モード切り換え信号の出力端子2031,2131への出力
を可能とする。
また、各々の制御メモリの書き換えを行う制御メモリ書
き換え制御装置2040,2140は必要な書き換え作業を終了
すると、出力端子2042,2142を介して、制御メモリ書き
換え完了信号を出力する。この制御メモリ書き換え完了
信号はモード切り替えタイミング検出回路2050の入力端
子2051,2152に接続され、モード切り換えタイミング検
出回路2050は、すべての制御メモリ書き換え制御装置20
40,2140が制御メモリ書き換え完了信号を出力したこと
を検出したのち、しかるべきタイミングで、出力端子20
53,2054へのモード切り換えタイミング制御信号の出力
を行う。
次に、第８図と第９図を参照して動作を説明する。通話
データ入力端子１に入力される通話データのうち、ｋ番
目のタイムスロットTkは通話路メモリ2020および2120を
介して、通話路データ出力端子２へ出力される通話デー
タのＸ番目の出力へ接続されている。入力通話データの
フレーム位置を規定するフレームパルス入力３及び、出
力通話データのフレーム位置を規定するフレームパルス
入５へは通話データの入力、出力の位相にみあう適切な
フレームパルスが入力されているものとする。
通話データ入力端子１に入力されるタイムスロットTk
は、通話路メモリ2020に一旦書き込まれ制御メモリ2010
の出力端子2010から出力制御データ入力端子2023へ入力
される制御データC11に従って出力端子2022のタイムス
ロットTlに読み出される。また、タイムスロットTlに読
み出された通話データは、入力端子2121を介して、通話
メモリ2121へ書き込まれ、制御メモリ2110の出力端子21
11から出力され、制御データ入力端子2123へ入力される
制御データC21に従って出力端子2122のタイムスロットT
xへ読み出される。
このようにして構成される通話路Tk,Tl,Txを通話データ
入力端子１から通話データ出力端子２にいたる入出力関
係に何ら影響を及ぼすことなくTk,Tm,Txへ再構成するこ
とを考える。制御メモリ書き換え制御装置2040は、制御
メモリ2010の制御データ読み出し書き込みモードにある
メモリへインタフェース2041,2012を介して新しい制御
データC12を書き込むと、出力端子2042へ制御メモリ書
き換え完了信号を出力する。同様に、制御メモリ書き換
え制御装置2140は、制御メモリ2110へ新しい制御データ
C22を書き込み、出力端子2142へ制御メモリ書き換え完
了信号を出力する。この間、制御メモリ2010,2110は、
制御データ読み出し専用モードにあるメモリから、制御
データC11,C21を出力し、通話路メモリ2020,2120を制御
している。
制御メモリ書き換え完了信号をうけたモード切り替えタ
イミング検出回路2050は出力端子2053へ第９図に示すt
304のタイミング、出力端子2054へt303のタイミングで
モード切り換えタイミング制御信号を出力する。このモ
ード切り換えタイミング制御信号は、モード切り換えタ
イミング同期化回路2030,2130によって、各々の制御メ
モリ2010,2110へ供給されるフレームパルス（入力端子2
033,2133へ入力）によって同期化され、t10,t20のタイ
ミングで変化するモード切り換え信号を出力端子2031,2
131へ出力する。この結果、制御メモリ2010は２組のメ
モリのモードを切り換え、t10のタイミングまで制御デ
ータ読み出し書き込みモードにあり、新しい制御データ
C12が書き込まれたメモリ制御データ読み出し専用モー
ドとして、通話路メモリ2020の制御を行い、フレームＮ
において出力のタイムスロットをTlからTmへ変化させ
る。また、制御メモリ2110はt10より１フレーム分の時
間おくれたタイミングt20においてモードの切り換えを
行い、その結果として、フレームＮのタイムスロットｍ
を出力端子に出力される通話データのTxへ出力する。ま
た、第１図に示した実施例の２つの通話路メモリの間に
空間スイッチの通話路ゲートを含むような応用例も容易
に類推できる。
〔発明の結果〕
以上説明したように本発明は、制御メモリを２面持ち、
１方の制御メモリを通話路データ読み出し専用モード
（ハードサイクル）として、他方の制御メモリを通話路
データ読み出し書き込みモード（ソフトサイクル）とし
て割当て、制御メモリへの制御データ書込時には、ソフ
トサイクルにある制御メモリへの制御データ書込完了
後、引き続いて、ハードサイクルにある制御メモリとモ
ードを入れ換え、再度、ソフトサイクルにある制御メモ
リに、同じ制御データを同じ番地に書込む構成をとるこ
とにより、時分割時間スイッチの制御メモリの多重度を
従来の制御メモリを１面とし、ハードサイクル、ソフト
サイクルを交互に繰返す方法に比べて、高くすることが
できるとともに、外部からの制御メモリへの書込を、従
来の制御メモリと同様１回で済ませるばかりでなく、新
しく、１フレームの間に、何度でも、書込むことができ
るという効果がある。
また、本発明は、通話路制御メモリ読み出し専用モード
にある制御メモリと、通話路制御メモリ書き換え制御装
置から通話データを読み出したり書き込んだりすること
が可能な通話路制御データ読み出し書き込みモードにあ
る制御メモリの２組のメモリを有し、これらのモードを
モード切り換え信号によって切り換えることが可能な手
段を有し、通話路制御メモリ書き換え制御装置から供給
される通話路制御メモリ書き換え完了信号をフレームパ
ルスに同期化するモード切り換えタイミング同期化回路
を有することにより、前記通話路制御メモリによって制
御されるスイッチからなる時分割多重通話路スイッチを
介して接続される通話路が通話路メモリを２組持ち、１
組の通話路メモリが通話データ書き込みモードにあり、
他方の通話路メモリが通話データ読み出しモードにあっ
て、これらのモードをフレームパルスに同期して切り換
えることを特徴とする通話路メモリをもつことを特徴と
する時分割通話路複数個を外部から指示されたタイミン
グで同時に切り換えることを可能とする効果がある。こ
のために、前記通話路スイッチ複数個を介して接続され
る通話路が、通話路メモリを２組持ち、１組の通話路メ
モリか通話データ書き込みモードにあり、他方の通話路
メモリか通話データ読み出しモードにあって、これらの
モードをフレームパルスに同期して切り換えることを特
徴とする通話路メモリを少なくとも２つ以上介して構成
されることを特徴とする時分割多重通話路を、通話路の
瞬断をおこすことなく切り換えることを可能とする効果
がある。
【図面の簡単な説明】
第１図は本発明の実施例を示すブロック図、第２図は第
１図の通話路メモリの詳細を示すブロック図、第３図は
第１図の書き込み制御回路の詳細を示すブロック図、第
４図は第３図の動作を説明するためのタイミングチャー
ト、第５図は第１図の通話路制御メモリの詳細を示すブ
ロック図、第６図および第７図はそれぞれ第１図に示し
た実施例の動作を説明するタイムチャート、第８図は本
発明の他の実施例を示すブロック図、第９図は第８図の
実施例の動作を説明するタイムチャート、第10図および
第11図は従来の制御メモリのハードサイクルとソフトサ
イクルのタイミングを示すそれぞれ別の方式のタイムチ
ャートである。 10,2010,2110:通話路制御メモリ、20,2020,2120:通話路
メモリ、30,2030,2130:書き込み制御回路、40,2040,214
0:通話路制御メモリ書き換え制御回路、12,13:メモリ、
14:メモリ制御回路。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】１フレーム当たりＮ個に時分割多重された
    ディジタル信号を一定周期で書き込み、及び読み出しを
    行う通話路メモリと、当該通話路メモリに書き込まれた
    ディジタル信号の読み出しに際して読み出しアドレスを
    指定する通話路制御メモリを備えた時分割時間スイッチ
    において、 前記通話路メモリに書き込まれたディジタル信号の読み
    出しに際して指定する読み出しアドレスを前記通話路制
    御メモリに書き込む制御を行う通話路制御メモリ書き換
    え制御回路と、当該通話路制御メモリへの書き込みに際
    しての制御信号を当該通話路制御メモリに送出する書き
    込み制御回路を備え、 前記通話路制御メモリは、前記通話路メモリに指定する
    あらかじめ書き込まれている読み出しアドレスを順次読
    み出す動作のハードサイクルか、あるいは前記通話路制
    御メモリ書き換え制御回路と前記書き込み制御回路より
    読み出しアドレスが書き換えられる動作のソフトサイク
    ルに設定される第１および第２のメモリと、当該第１お
    よび第２のメモリのハードサイクルとソフトサイクルの
    動作切り替えを行う制御手段を含むメモリ制御回路を有
    し、 前記メモリ制御回路は、 前記通話路制御メモリ書き換え制御回路より受信した当
    該通話路制御メモリへの書き込みデータと書き込みアド
    レスを、前記第１および第２のメモリのいずれか一方の
    ソフトサイクルに設定されているメモリに供給して書き
    換えを行い、 前記書き込み制御回路から受信する制御情報に基づき、
    当該書き換え実行後、ソフトサイクルに設定されている
    前記第１および第２のメモリのいずれか一方をハードサ
    イクルに、ハードサイクルに設定されている前記第１お
    よび第２のメモリのいずれか他方をソフトサイクルにそ
    れぞれ設定し、新たにソフトサイクルに設定されたメモ
    リには前記通話路制御メモリ書き換え制御回路より受
    信、保持している当該通話路制御メモリへの前記書き込
    みデータと書き込みアドレスを供給して書き換えを行う
    ことを特徴とする時分割時間スイッチ制御方式。
  2. 【請求項２】１フレーム当たりＮ個に時分割多重された
    ディジタル信号を一定周期で書き込み、及び読み出しを
    行う通話路メモリと、当該通話路メモリに書き込まれた
    ディジタル信号の読み出しに際して読み出しアドレスを
    指定する通話路制御メモリを備えた時分割時間スイッチ
    において、 前記通話路メモリに書き込まれたディジタル信号の読み
    出しに際して指定する読み出しアドレスを前記通話路制
    御メモリに書き込む制御を行う通話路制御メモリ書き換
    え制御回路と、当該通話路制御メモリへの書き込みに際
    しての制御信号を当該通話路制御メモリに送出する書き
    込み制御回路を備え、 前記通話路制御メモリは、前記通話路メモリに指定する
    あらかじめ書き込まれている読み出しアドレスを順次読
    み出す動作のハードサイクルか、あるいは前記通話路制
    御メモリ書き換え制御回路と前記書き込み制御回路より
    読み出しアドレスが書き換えられる動作のソフトサイク
    ルに設定される第１および第２のメモリと、当該第１お
    よび第２のメモリのハードサイクルとソフトサイクルの
    動作切り替えを行う制御手段を含むメモリ制御回路を有
    し、 前記メモリ制御回路は、前記通話路制御メモリ書き換え
    制御回路より受信した当該通話路制御メモリへの書き込
    みデータと書き込みアドレスを、前記第１および第２の
    メモリのいずれか一方のソフトサイクルに設定されてい
    るメモリに供給して書き換えを行い、 前記通話路制御メモリ書き換え制御装置は、前記通話路
    制御メモリに対する任意の数のデータ書き込みを完了す
    ると、制御メモリ書き換え完了信号を前記書き込み制御
    回路に送出し、 当該書き込み制御回路は、この制御メモリ書き換え完了
    信号をフレームパルスと同期させたモード切り替え信号
    として出力し、 前記通話路制御メモリは、このモード切り替え信号で前
    記第１および第２のメモリのソフトサイクルとハードサ
    イクルの切り替えを行うことを特徴とする時分割時間ス
    イッチ制御方式。
  3. 【請求項３】前記通話路メモリは、前記通話路制御メモ
    リにより読み出しを制御される２組のメモリを有し、 当該２組のメモリのうち一方は、１フレーム当りＮ個に
    時分割多重されたディジタル信号をタイムスロット単位
    に書き込む通話データ書き込みモードとし、 他方のメモリは、前記通話データ書き込みモードで書き
    込まれた１フレーム分のデータを前記通話路制御メモリ
    の制御によりタイムスロット毎に読み出す通話データ読
    み出しモードとし、 当該２組のメモリは、前記通話データ書き込みモードと
    前記通話データ読み出しモードをフレーム毎に切り換え
    ることを特徴とする特許請求の範囲第１項および第２項
    に記載の時分割時間スイッチ制御方式。
  4. 【請求項４】１フレーム当たりＮ個に時分割多重された
    ディジタル信号を一定周期で書き込み、及び読み出しを
    行う通話路メモリと、当該通話路メモリに書き込まれた
    ディジタル信号の読み出しに際して読み出しアドレスを
    指定する通話路制御メモリを少なくとも２個備えた時分
    割時間スイッチにおいて、 前記通話路メモリに書き込まれたディジタル信号の読み
    出しに際して指定する読み出しアドレスを前記通話路制
    御メモリに書き込む制御を行う通話路制御メモリ書き換
    え制御回路と、当該通話路制御メモリへの書き込みに際
    しての制御信号を当該通話路制御メモリに送出する書き
    込み制御回路をそれぞれ前記通話路制御メモリに対応し
    て備え、 前記通話路制御メモリは、前記通話路メモリに指定する
    あらかじめ書き込まれている読み出しアドレスを順次読
    み出す動作のハードサイクルか、あるいは前記通話路制
    御メモリ書き換え制御回路と前記書き込み制御回路より
    読み出しアドレスが書き換えられる動作のソフトサイク
    ルに設定される第１および第２のメモリと、当該第１お
    よび第２のメモリのハードサイクルとソフトサイクルの
    動作切り替えを行う制御手段を含むメモリ制御回路を有
    し、 前記それぞれの通話路制御メモリ書き替え制御装置が、
    前記対応する通話路制御メモリに対する任意の数のデー
    タ書き込みを完了した際に送出する制御メモリ書き換え
    完了信号を受信するモード切り替えタイミング検出回路
    を更に備え、 前記メモリ制御回路は、前記対応する通話路制御メモリ
    書き換え制御回路より受信した当該通話路制御メモリへ
    の書き込みデータと書き込みアドレスを、前記第１およ
    び第２のメモリのいずれか一方のソフトサイクルに設定
    されているメモリに供給して書き換えを行い、 前記モード切り替えタイミング検出回路は、前記それぞ
    れの通話路制御メモリ書き換制御装置から前記制御メモ
    リ書き換え完了信号を受信すると、前記それぞれの通話
    路制御メモリのフレームパルスと同期させたモード切り
    替え信号として出力し、 前記それぞれの通話路制御メモリは、このモード切り替
    え信号で前記第１および第２のメモリのソフトサイクル
    とハードサイクルの切り替えを行うことを特徴とする時
    分割時間スイッチ制御方式。
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