JPH0777476B2 - 時分割多元通話路スイッチ制御方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子交換装置の時分割スイッチに於いて一定の
ビットレート（例えば、64Kb/s）の電話交換サービスと
このビットレートを上まわる伝送速度をもつ高速・広帯
域通信サービス等の非電話系サービスを総合的に扱う多
元交換（例えば64Kb/s×ｎ）を処理する為の通話路スイ
ッチ制御方式に関する。

〔従来の技術〕

時分割交換機は、複数の回線の相互間の接続を一定の順
序で切り替えて信号の伝送の多重化を行っている。この
切り替えを時分割時間スイッチが使用される。

この時分割時間スイッチには、メモリスイッチと制御メ
モリとが設けられている。メモリスイッチには、入力側
に接続すべき回線数例えばＮ回線の伝送信号が、書き込
まれる。次に、このメモリスイッチへの伝送信号の書き
込み順と異なる所定の順番で信号を読み出す。これによ
り、出力側に接続されたＮ回線の通信回線と入力側の回
線とを任意の組合せで接続できる。

このメモリスイッチの読み出しアドレスを供給するため
に、制御メモリが設けられている。

制御メモリには、読み出しアドレスが上記Ｎ回線分、す
なわちＮ個書き込まれている。これが一定の順に読み出
され、メモリスイッチに供給される。

回線の接続の切り替えを行うときには、この制御メモリ
に書き込まれた通話路メモリの読み出しアドレスを変更
する。

上記メモリスイッチで、上述のＮ回線分の各信号をすべ
て順番に記憶し、かつ、これらの信号を指定の順番にＮ
回線分読み出す一巡の動作で１フレームが形成される。
この１フレームが125μsecondsに選定され、１フレーム
内における１回線分（又は、１チャネル分）の信号が８
ビットのディジタル信号で構成されている場合は、１秒
間に１回線当り８ビット/125マイクロ秒で64Kb/sの交換
が行なわれていることになる。

〔発明が解決しようとする課題〕

しかしながら、64Kb/s以上の伝送速度をもつデータ端末
を64Kb/sの交換機に接続してデータ伝送を行う場合、一
連のデータが１フレーム内の２回線分以上のデータに分
割され別々に伝送されることになる（64Kb/s×２なら２
回線分）。これら別々のデータ群は同一フレーム内で密
接な関係や連続性を持つために、時分割スイッチの入出
力においても同一フレーム内となることが必要である。
本願発明においては、以下このような一連のデータを多
元情報という。しかしながら、通常の時分割スイッチで
は入力側の信号順序と出力側の信号順序において順序保
存が不可能となるため、特別な配慮を施さなくてはこの
ような高速度のデータ交換はできない。

１フレーム128チャネル多重の時分割通話路を時分割ス
イッチで扱う場合を例にとって説明する。第14図は、１
次スイッチPSW（時分割スイッチ）−２次スイッチSSW
（空間分割スイッチ）−３次スイッチTSW（時分割スイ
ッチ）の３段構成の標準的な時分割交換システムの例で
ある。１次スイッチおよび３次スイッチを構成する時分
割スイッチでは、入力側の各々のタイムスロットに128
チャネルの各々の８ビット情報を割り当て、出力側の任
意のタイムスロットに挿入して出力している。

今、第15図（ａ）に示すように１フレーム内に関連性を
持った２つのデータX1,X2すなわち64Kb/s×２の多元情
報がそれぞれ入力側タイムスロット（以下ITSと略す）
番号No.0およびNo.4にあり、時分割スイッチで空の出力
側タイミングスロット（以下OTSと略す）番号No.0およ
びNo.6を選択して各データX1,X2がそれぞれ挿入されて
出力されると、これらデータX1,X2は同一フレーム内に
出力され関連性は保存される。しかしながら、第15図
（ｂ）に示すように、64Kb/sの２つのデータX1,X2の出
力にそれぞれOTS No.0およびOTS No.1がそれぞれ選択さ
れると、データX2のメモリスイッチへの書き込みが読み
出し（すなわちOTS No.1への挿入）に間に合わないた
め、OTS No.1には常に前フレーム（１同期前）のデータ
が出力されることとなり、データX1,X2の順序が保証さ
れず、受信側のデータ端末で関連性を維持できなくな
る。時分割スイッチにおいて、第15図（ａ）のように、
常に同一フレーム内で通話路メモリへの書き込みの後に
読み出しを行なえるよう出力側タイムスロットを選択す
るようにソフトウェアのアルゴリズムを作成すればこの
ような64Kb/s×ｎの多元情報の交換でも順序，関連性は
保存されるが、空きタイムスロット選択における処理時
間の増大およびブロック率の増加をきたし、その結果、
交換機自体の処理能力を低減させることとなる。

一方、メモリスイッチを２個用いて一方が書き込みモー
ドのときは、一方を読み出しモードにし、これを交互に
切り替えるダブルバッファ構成の時分割メモリの一例が
米国特許明細書第3,967,070号に記載されている。この
ような時分割スイッチを用いて上述の64Kb/s×ｎの交換
を行った場合は各データの順序性，関連性は保存でき
る。しかしながら、必ず周期的に２つのメモリスイッチ
のモードを切り替えるよう構成されているために次のよ
うな問題点を発生する。すなわち、このようなスイッチ
を用いて64Kb/sの通話信号の交換を行った場合、第16図
に示すように、２つのメモリスイッチA,Bに対して共通
に決定された書き込みタイミングＷと読み出しタイミン
グＲとの関係によっては、１つのメモリスイッチに対す
る書き込みＷから読み出しＲまでの時間Ｔが最大で２フ
レーム分（２×125マイクロ秒）に近くなり、従来のシ
ングルメモリ構成の２倍となってしまう。この結果、こ
のような時分割スイッチを何段か通ることにより遅延が
さらに増幅されて通話品質が低下することとなる。

本発明の目的は、時分割通話路上の１フレーム内に関連
性のあるデータが２個以上分割して存在するとき（すな
わち、64Kb/s×ｎの多元情報の交換）はこのようなデー
タに対してのみ２つのメモリスイッチにフレームごとに
交互に書き込みおよび読み出しを行うことにより交換機
の信頼性および処理能力を維持しつつ不必要な伝送遅延
を排除した時分割多元通話路スイッチ制御方式を提供す
ることにある。

〔課題を解決するための手段〕

上記の目的を達成するために、本発明の時分割多元通話
路スイッチ制御方式は、 １フレーム当たりＮ個のタイムスロットに時分割多重さ
れて入力されるデータを、書き込み時には入力タイムス
ロットの順番にデータを書き込み、読み出し時には出力
タイムスロットに同期してデータを読み出すメモリスイ
ッチと、そのメモリスイッチからのデータ読み出しアド
レスを制御してデータの入力タイムスロットと出力タイ
ムスロットのタイムスロット位置変換を行う制御メモリ
を有する時分割スイッチにおけるものであり、前記のメ
モリスイッチとして第１のメモリスイッチと第２のメモ
リスイッチを有している。

更に、第１および第２の多元識別情報メモリを有し、１
フレーム当たりＮ個のタイムスロットの内、複数個のタ
イムスロットでひとまとまりのデータを構成する多元情
報であることを表示する多元識別情報を入力タイムスロ
ット番号に対応して記憶する。

また、前記のメモリスイッチへの入力タイムスロットの
データ書き込みに同期して、第１の多元識別情報メモリ
の内容に応じて第１のメモリスイッチと第２のメモリス
イッチのいずれかを書き込み可能状態に設定する第１の
制御手段と、 前記のメモリスイッチから出力タイムスロットへのデー
タ読み出しに同期して、第２の多元識別情報メモリの内
容に応じて第１のメモリスイッチから読み出されたデー
タと第２のメモリスイッチから読み出されたデータのい
ずれかを一方を選択出力する第２の制御手段とを備えて
いる。

第１の制御手段は、第１の多元識別情報メモリの内容が
多元情報であることを表示する多元識別情報の場合に
は、当該多元識別情報に対応する入力タイムスロットの
データ書き込み時に、１フレームごとに第１のメモリス
イッチまたは第２のメモリスイッチを交互に書き込み可
能状態に設定する。一方、第１の多元識別情報メモリの
内容が多元情報でないことを表示する多元識別情報の場
合には、第１のメモリスイッチまたは第２のメモリスイ
ッチのあらかじめ定められたいずれか一方を書き込み可
能状態に設定する。

第２の制御手段は、第２の多元識別情報メモリの内容が
多元情報であることを表示する多元識別情報の場合に
は、第１のメモリスイッチまたは第２のメモリスイッチ
のうち当該フレームにおいて書き込み可能状態に設定さ
れていない方のメモリスイッチから読み出されたデータ
を選択出力する。一方、第２の多元識別情報メモリの内
容が多元情報でないことを表示する多元識別情報の場合
には、第１のメモリスイッチまたは第２のメモリスイッ
チのあらかじめ定められたいずれか一方の書き込み可能
状態に設定されているメモリスイッチから読み出された
データを選択出力する。

更に、本発明の時分割多元通話路スイッチ制御方式は、
１フレーム分のタイムスロット数Ｎを計数するＮ進カウ
ンタを更に備えている。このＮ進カウンタの出力は、前
記の第１および第２のメモリスイッチと前記の第２の多
元識別情報メモリの書き込みアドレスとして、一方、前
記の第１の多元識別情報メモリには読み出しアドレスと
して供給される。

そして、第１の多元識別情報メモリから読み出された入
力タイムスロット番号に対応して記憶されている多元識
別情報は、前記の第１の制御手段と第２の多元識別情報
メモリに供給され、第２の多元識別情報メモリに書き込
まれる。

また、本発明の時分割多元通話路スイッチ制御方式にお
いては、前記の制御メモリは、出力タイムスロット番号
に対応してタイムスロット位置変換された入力タイムス
ロット番号を記憶し、第１のメモリスイッチおよび第２
のメモリスイッチから出力タイムスロットへのデータ読
み出しに同期して、記憶している入力タイムスロット番
号を第１のメモリスイッチおよび第２のメモリスイッチ
に加えて第２の多元識別情報メモリに読み出しアドレス
として供給する。

また更に、本発明の時分割多元通話路スイッチ制御方式
においては、時分割スイッチは、交換制御を行う中央制
御装置と接続され、当該中央制御装置は、入力タイムス
ロット番号に対応した前記の多元識別情報を第１の多元
識別情報メモリに供給し、出力タイムスロット番号に対
応してタイムスロット位置変換された入力タイムスロッ
ト番号を制御メモリに供給する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図を参照すると、本発明の一実施例は、複数の１次
スイッチ（時分割スイッチ）PSW10〜12と、複数の２次
スイッチ（空間分割スイッチ）SSW20〜22と、複数の３
次スイッチ（時分割スイッチ）TSW30〜32と、交換シス
テム全体を制御する中央制御装置60と、交換システムの
各部に12MHzのクロックパルスCLおよび125μ秒周期のフ
レームヘッドパルスFHを供給するクロック発生器70とを
備えている。

複数の１次スイッチ10〜12および複数の３次スイッチ30
〜32は同一の構成を有する時分割スイッチであり、複数
の２次スイッチ20〜22は同一の構成を有する空間分割ス
イッチである。

各々の１次スイッチ10〜12の入力側にはそれぞれシリア
ル／パラレル（S/P）コンバータ40が接続され、出力側
は２次スイッチ20〜22の入力に分配されている。各々の
２次スイッチ20〜22は中央制御装置60からの指示により
任意の１次スイッチと３次スイッチとを接続する。各々
の３次スイッチ30〜32の出力はそれぞれパラレル／シリ
アル（P/S）コンバータ50に接続されている。

各々のS/Pコンバータ40の入力には４本の上り通話路HW0
〜HW3が接続され、各々の通話路の入力端にはマルチプ
レクサ80が接続されている。マルチプレクサ80の出力は
複数の加入者回路820〜822を介して電話機90およびデー
タ端末91に接続されている。

一方、各々のP/Sコンバータ50の出力は４本の下り通話
路HW0〜HW3に接続され、各々の通話路の出力端にはデマ
ルチプレクサ81が接続されている。デマルチプレクサ81
の出力は複数の加入者回路820〜822を介して電話機90と
データ端末装置91に接続されている。

中央制御装置60は中央処理ユニットCPU62と、各スイッ
チ10〜12,20〜22と30〜32を制御するデータを送信するC
PUインタフェース61とメモリ63とを備えている。また、
中央処理ユニット62は加入者回路820〜822と交換動作に
必要な各種データを送受するためのインタフェース8201
〜8221に接続されている。メモリ63には電話機90および
データ端末装置91の各々について、交換システムに対し
ての収容位置情報と対応させてデータ伝送速度の種類別
が記憶されている。以後は、電話機90を用いた通話を64
Kb/sの交換，データ端末装置91を用いたデータ伝送を64
Kb/s×２の多元情報交換として説明する。

次に、第２図を参照して第１図のシステムにおけるデー
タ伝送の概要を説明する。マルチプレクサ80からは通話
路HW0〜HW3のそれぞれには１フレーム（125μ秒）ごと
に32チャネル（CH）に時分割多重されたディジタルデー
タ（１チャネルは８ビット直列データ）が送られている
（第２図（ｃ），（ｄ），（ｅ）および（ｆ））。各チ
ャネルCH0〜CH31の８ビットデータは順次S/Pコンバータ
40の８ビットレジスタ401〜404のそれぞれに入力され、
2.048MHzのラッチパルス（第２図（ｇ））で８ビットパ
ラレルデータとして８ビットレジスタ405〜408のそれぞ
れに記憶される。マルチプレクサ409はこれらのレジス
タ405〜408内の８ビットパラレルデータを１フレーム12
8チャネルに多重しタイムスロット０〜127のデータとし
て１次スイッチ10〜12に入力する（第２図（ｈ），
（ｉ））。１次スイッチ10〜12での詳細な動作は後に説
明するが、概略的にはタイムスロット変換が行なわれ、
２次スイッチ20〜22で所望の３次スイッチ30〜32への接
続が行なわれ、３次スイッチ30〜32でさらにタイムスロ
ット変換が行なわれる。P/Sコンバータ50では、第２図
と逆の動作が行なわれる。すなわち、128チャネル多重
のパラレルデータはデマルチプレクサ509で３チャネル
多重に分離され８ビットレジスタ501〜508を介して32チ
ャネル多重のシリアルデータに変換され、デマルチプレ
クサ81で分離されて各々の加入者回路820〜822に送出さ
れる。以上の動作によって任意の電話機間またはデータ
端末装置間の通信が行なわれる。

次に、第３図を参照して本発明の特徴である時分割スイ
ッチの構成について説明する。１次スイッチ10は、２つ
の８ビット×128多重のメモリスイッチMS101および102
と、出力タイムスロット番号（７ビット）に対応して前
述した64Kb/s×２の交換か否かの情報（１ビットデー
タ）（以下、この情報を多元識別情報という）を記憶す
る１ビット×128多重の第２の多元識別情報メモリ103
と、メモリスイッチ101および102と多元識別情報メモリ
103の読み出しアドレス（７ビット）を記憶する７ビッ
ト×128多重の制御メモリCM104と、入力タイムスロット
番号（７ビット）に対応して前記多元識別情報を記憶す
る１ビット×128多重の第１の多元識別情報メモリMEM10
5と、メモリスイッチ101,102のどちらか一方を書き込み
状態にする書き込み制御回路WCTL106と、メモリスイッ
チ101,102のどちらか一方の出力を有効にして出力する
セレクタ制御回路SCT107と、メモリスイッチ101,102と
多元識別情報メモリ103へ書き込みアドレス（７ビッ
ト）を供給する128進の書き込みアドレスカウンタWAC10
8と、制御メモリ104へ読み出しアドレス（７ビット）を
供給する128進の読み出しアドレスカウンタRAC109と、
各種クロックパルス，タイミングパルスを供給するタイ
ミング発生器1010と、書き込みモード／読み出しモード
セレクタ1011〜1013とを備えている。なお、以下の説明
において時分割スイッチ10の出力タイムスロット番号お
よび出力タイムスロット番号をそれぞれITS No.およびO
TS No.と略す。

メモリスイッチ101および102には、第４図（ａ）に示す
ように各チャネルのデータが記憶される。制御メモリ10
4には、第４図（ｂ）に示すように、アドレス（すなわ
ち、OTS No.）に対応してITS No.が記憶される。多元識
別情報メモリ105には、第４図（ｃ）に示すように、ア
ドレス（すなわち、ITS No.）に対応して、また、多元
識別情報メモリ103には、第４図（ｄ）に示すようにア
ドレス（すなわち、ITS No.）に対応して、それぞれ多
元識別情報が記憶されている。なお、各メモリ101〜105
においては、DI端子はデータ入力端子,DO端子はデータ
出力端子,AD端子はアドレス入力端子を示す。

タイミング発生器1010はFHパルスとCLパルスとをクロッ
ク発生器70から受け、125μ秒ごとのFHAパルスおよびFH
Bパルスと、各メモリおよびセレクタの書き込み／読み
出しのモード切替用のW/Rパルス（2.048MHz）と、カウ
ンタ108および109のカウント用クロックCLK1パルス（1.
024MHz）とを作成し、FHパルスとともに供給している。

セレクタ1011〜1013は書き込みモード（Ｗ）のときＷ端
子の入力を出力し、読み出しモード（Ｒ）のときＲ端子
の入力を出力する。

一方中央制御装置60のインタフェース61は各時分割スイ
ッチ10〜12および30〜32の各々に対応してインタフェー
ス回路部601を備えている。インタフェース回路部601
は、OTS No.を制御メモリ104のアドレスとして入力する
ための７ビットレジスタ6010および送信用ドライバ6013
と、ITS No.を制御メモリ104のデータとして入力するた
めの７ビットレジスタ6011および送信用ドライバ6014
と、多元識別情報を多元識別情報メモリ105のデータと
して入力するための１ビットレジスタ6012および送信用
ドライバ6015とを備えている。レジスタ6010〜6012から
のデータの送信タイミングは同一であるので、これらの
レジスタは必要に応じて合体していても良い（例えば、
レジスタ6011と6012と合わせて８ビットレジスタで構成
する）。

次に、第５図を参照すると書き込み制御回路106はフリ
ップフロップ1060とアンドゲート1061とオアゲート1062
とインバータ1063とを備えている。フリップフロップ10
60のCP端子にはFHAパルスが入力されている。アンドゲ
ート1061の一方の入力およびインバータ1063の入力には
多元識別情報メモリ105のDO端子が接続され多元識別情
報が入力される。一方、セレクタ制御回路107はフリッ
プフロップ1070とアンドゲート1071とオアゲート1072と
インバータ1073,1074と８ビット分のセレクタ回路1075
とを備えている。フリップフロップ1070のCP端子にはFH
Bパルスが入力され、Ｄ端子に書き込み制御回路106のフ
リップフロップ1060の出力Ｑがインバータ1074を介して
入力されている。セレクタ回路1075はアンドゲート107
6,1077とオアゲート1078とから構成されている。書き込
み制御回路106と読み出し回路107の動作状態をそれぞれ
第６図および第７図に示す。

次に第１図，第３図，第５図〜第13図を参照して時分割
スイッチ10の動作について説明する。今、第８図に示す
ように、通話路HW0からの入力において、チャネルCH0お
よびCH1の各々の８ビットデータY1およびY2が１フレー
ム内において１つのデータを構成する多元情報であり、
したがって、128Kb/sの伝送速度を有するデータ端子装
置91は64Kb/s×２の交換を必要とする。この２つのデー
タY1およびY2は上述したように常に同一フレームの出力
タイムスロットには同一フレームの入力タイムスロット
のデータを挿入しなければならない。

一方、通話路HW0のチャネルCH2および通話路HW2のチャ
ネルCH1にはそれぞれ２台の別々の電話機90からの通話
信号をそれぞれ125μ秒周期でサンプリングした８ビッ
トデータが入力されており、これらの独立のデータは64
Kb/s交換となる。本実施例においては、多元識別情報と
して64Kb/s×２交換を示すときは１ビットデータ“1"
を、64Kb/s交換を示すときは１ビットデータが“0"を用
いている。

第１図において、通話路HW0に収容されている電話機90
およびデータ端末装置91と、通話路HW1に収容されてい
る電話機90が同時に発呼を要求したとする。中央制御装
置60の中央処理ユニット62はこれらの発呼要求をそれぞ
れ対応する加入者回路820および821からインタフェース
8201および8211を介して受信し、公知の発呼制御に入
る。このとき中央処理ユニット62は２台の電話機90およ
び１台のデータ端末装置91の交換システムに対する収容
位置を認識し、メモリ63を調べてそれぞれの機器が64Kb
/s交換を必要とするか、64Kb/s×２交換を必要とするか
を認識する。被呼側の電話機およびデータ端末装置の応
答により、回線を接続すべく第８図で説明したように通
話線HW0のチャネルCH0,CH1,CH2および通話路HW2上のチ
ャネルCH1が割り当てられ、中央処理ユニット62はそれ
ぞれのデータY1,Y2,X,Zに対するITS No.を認識し、OTS
の中から空きタイムスロットがそれぞれに対応して選ば
れる。今、データY1,Y2,X,Zに対してそれぞれITS No.は
0,4,8,6となり、これに対してOTS No.を1,2,5,7に選択
したと仮定する。

次に、中央処理ユニット62は第９図に示すように、回線
を接続する前のフレーム（ｇ）において、必要なデータ
を任意のタイミングで制御メモリ104および多元識別情
報メモリ105に記憶させる。すなわち、第９図におい
て、カウンタ109のカウント2,4,6,8（第９図（ｎ））の
各々のときに、レジスタ6010からはOTS No.1,2,7,5（第
９図（ｐ））を制御メモリ104の書き込みアドレスとし
てそれぞれ入力し（第９図（ｑ））、レジスタ6011から
はITS No.0,4,6,8を制御メモリ104のデータ（第９図
（ｒ））および多元識別情報メモリ105の書き込みアド
レス（第９図（ｈ））としてそれぞれ入力し、レジスタ
6012からは多元識別情報“1",“1",“0",“0"を入力し
ている（第９図（ｆ））。これらの制御データの書き込
み終了したときの各メモリ101〜105の状態を第12図に示
す。

次に、第10図と第11図を参照して回線接続中の動作につ
いて説明する。

第10図において、時分割スイッチの入力側でフレーム
（ｈ）が開始されたとき、フレームの始めのFHAパルス
（第10図（ｂ））で書き込み制御回路106のフリップフ
ロップ1060はリセット状態となったとする。フレーム
（ｈ）において、次々とカウンタ108のカウント出力
（第10図（ｃ））がセレクタ1011のＷ端子を介してメモ
リスイッチ101および102に書き込みアドレスとして供給
され（第10図（ｅ））、メモリスイッチ101又は102にIT
S内のデータが書き込まれる。この時、カウンタ108のカ
ウント出力はセレクタ1012のＲ端子を介して多元識別情
報メモリ105のAD端子に供給される（第10図（ｈ））。
例えば、カウンタ108のカウント“0"においては、多元
識別情報メモリ105のアドレス０内の多元識別情報“1"
が読み出されて書き込み制御回路106に入力される（第1
0図（ｉ））。この結果、第６図の表にしたがってメモ
リスイッチ101のWE（書き込み可能）端子入力が“1"と
なり（第10図（１））、ITS No.0のデータY1（すなわち
HWOCHOのデータ）が書き込まれ、一方、メモリスイッチ
102のWE端子入力は“0"となるので書き込みは禁止され
る（第10図（ｋ））。同時に、多元識別情報メモリ105
から読みだされた多元識別情報“1"は多元識別情報メモ
リ103に入力され、アドレス０（すなわち、ITS No.0）
に記憶される。同様に、カウンタ108のカウント4,6,8に
おいて、多元識別情報メモリ105のアドレス4,6,8からそ
れぞれ多元識別情報“1",“0",“0"が読み出され、同一
の手段で常にメモリスイッチ101が選択されてITS No.4,
6,8のデータY2,Z,X（すなわち、HW0CH1,HW2CH1,HW0CH
2）が書き込まれ、それと同時に多元識別情報“1",
“0",“0"は多元識別情報メモリ103のアドレス4,6,8
（すなわち、ITS No4,6,8）に記憶される。

一方、カウンタ109のカウント１において（第10図
（ｎ））、このカウント値“1"がセレクタ1013の読み出
しモードにより制御メモリ104に読み出しアドレスとし
て供給され（第10図（ｑ））、ITSデータ“0"が読み出
され（第10図（ｓ））、このデータ“0"がセレクタ1011
の読み出したモードによりメモリスイッチ101,102およ
び多元識別情報メモリ103に読み出しアドレスとして供
給される（第10図（ｅ））。メモリスイッチ101および1
02ではこのアドレスデータ“0"に従ってデータY1を読み
出すが、多元識別情報メモリ103のアドレス０に記憶さ
れている多元識別情報“1"により（第10図（ｊ））第７
図に示すように、セレクタ制御回路107において、セレ
クタ1075のアンドゲート1076が開かれメモリスイッチ10
2の出力が選択され、データY1がOTS No.1に出力される
（第10図（ｔ））。同様に、カウンタ109のカウント２
において、カウント値“2"が制御メモリ104のAD（アド
レス）端子に供給され、データ“4"が読み出される。こ
のデータ“4"がメモリスイッチ101,102および多元識別
情報メモリ103の各AD端子に供給され、多元識別情報メ
モリ103の出力データ“1"によりセレクタ制御回路107で
メモリスイッチ102の出力が選択されデータY2がOTS No.
2に出力される。ここで、メモリスイッチ102に記憶され
ているデータY1およびY2は前フレーム（ｈ−１）におい
て書き込まれたデータである。

一方、カウンタ109のカウント５および７において、こ
れらのカウント値“5"および“7"が制御メモリ104のAD
端子に供給され、それぞれデータ“8"および“6"が読み
出される。これらのデータ“8"および“6"はメモリスイ
ッチ101,102および多元識別情報メモリ103の各AD端子に
供給され、多元識別情報メモリ103の出力データ“0"
（両方とも）によりセレクタ回路107でメモリスイッチ1
01の出力が選択され、データＸおよびＺがそれぞれOTS
No.5および７に出力される。ここで、出力されたデータ
Ｚはフレーム（ｈ）で上述のようにカウンタ108のカウ
ント６においてメモリスイッチ101に書き込まれたばか
りのデータであり、タイムスロット変換による遅延は小
さい。また、出力されたデータＸは、フレーム（ｈ）に
おけるメモリスイッチ101への書き込みがすんでいない
ため、前フレーム（ｈ−１）で書き込まれたデータとな
り、タイムスロット変換による遅延は最大遅延125μ秒
に近くなる。

次に、第11図を参照して、フレーム（ｈ＋１）における
動作を説明する。フレーム（ｈ）からフレーム（ｈ＋
１）に移るときに供給されるFHAパルスおよびFHBパルス
により、書き込み制御回路106のフリップフロップ1060
およびセレクタ制御回路のフリップフロップ1070はそれ
ぞれセット状態およびリセット状態となる。メモリスイ
ッチ101,102および多元識別情報メモリ103への書き込み
アドレス供給および読み出しアドレス供給の動作は前フ
レーム（ｈ）と全く同一である。しかし、カウンタ108
のカウント“0"および“4"において、データY1およびY2
をそれぞれ書き込むとき、多元識別情報105からの出力
データ“1"により（第11図（ｉ））、書き込み制御回路
106では前フレーム（ｈ）とは逆にメモリスイッチ102を
書き込み（WE＝“1"）にし、メモリスイッチ101を書き
込み禁止（WE＝“0"）に設定する（第11図（ｈ）および
（ｌ））。また、カウンタ109のカウント値“1"および
“2"において、データY1およびY2をそれぞれ読み出すと
き、制御メモリ104からの出力データ“0"および“4"を
アドレスとする多元識別情報メモリ103の出力データ
“1"によりセレクタ制御回路107では前フレーム（ｈ）
とは逆にメモリスイッチ101の出力を選択し、データY1
およびY2をそれぞれOTS No.1および２に出力する。すな
わち、64Kb/s×２の交換であるデータY1およびY2に関し
ては、書き込みをメモリスイッチ101または102へ１フレ
ームごとに交互に行ない、かつ読み出しは書き込みでな
い方のメモリスイッチ101または102から行なっている。
また、64Kb/sの交換であるデータZ,Xに関しては常にメ
モリスイッチ101に対して書き込みおよび読み出しを行
ないメモリスイッチ102は使用されない。時分割回線接
続中の各メモリ101〜105の記憶状態を第13図に示す。フ
レーム（ｈ＋１）の後に続くフレーム（ｈ＋２）におけ
る時分割スイッチ10の動作は、回線接続が同一状態で継
続される限りフレーム（ｈ）での動作と同一である。す
なわち、フレーム（ｈ）を偶数番のフレーム、フレーム
（ｈ＋１）を奇数番のフレームと考えれば良い。

以上の説明において、データ端末装置のデータ伝送速度
を64Kb/s×２として説明したが、本発明はこの伝送速度
に限定されないことは明らかである。すなわち、時分割
スイッチが有するデータ交換速度以上のデータ伝送速度
を有する交換サービスを実施する場合には同一の効果を
達成できる。また、各メモリはすべて個別の構成である
ように説明しているが、必要に応じて大容量メモリのエ
リアを分割して使用しても良いことは明らかである。

〔発明の効果〕

以上説明したように本発明においては、多元情報と通話
情報とを統合して交換処理する場合でもタイムスロット
選択アルゴリズムにおいて特別な配慮を必要としないの
で、交換機の処理能力が低下せず、かつ通話品質も低下
させずに総合的なサービスを提供するネットワークを構
成できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例システム全体を示すブロック
図、第２図（ａ）〜（ｉ）は同実施例におけるデータ伝
送方式の概略を説明するタイムチャート、第３図は同実
施例における時分割スイッチの詳細を示すブロック図、
第４図（ａ）〜（ｄ）は同実施例における各メモリの構
成図、第５図は同実施例における書き込み制御回路およ
びセレクタ制御回路の詳細を示すブロック図、第６図お
よび第７図は第５図における動作状態説明図、第８図は
同実施例の動作を説明するタイムチャート、第９図
（ａ）〜（ｔ），第10図（ａ）〜（ｔ），第11図（ａ）
〜（ｔ）は第３図の動作を説明するタイムチャート、第
12図（ａ）〜（ｅ）および第13図（ａ）〜（ｅ）は第３
図における各メモリの内部状態を示す図、第14図は時分
割交換システムにおける標準的な３段スイッチング構成
を示すブロック図、第15図（ａ）〜（ｂ）および第16図
は従来方式の動作を説明するタイムチャートである。 10〜12,30〜32……時分割スイッチ、20〜22……空間分
割スイッチ、40……シリアル／パラレルコンバータ、50
……パラレル／シリアルコンバータ、60……中央制御装
置、70……クロック発生器、80……マルチプレクサ、81
……デマルチプレクサ、90……電話機、91……データ端
末装置、101,102……メモリスイッチ、103,105……多元
識別情報メモリ、104……制御メモリ、106……書き込み
制御回路、107……セレクタ制御回路、108……書き込み
アドレスカウンタ、109……読み出しアドレスカウン
タ、1010……タイミングパルス発生器、1011〜1013……
セレクタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】１フレーム当りのＮ個のタイムスロットに
   時分割多重されて入力されるデータを、書き込み時には
   入力タイムスロットの順番にデータを書き込み、読み出
   し時には出力タイムスロットに同期してデータを読み出
   すメモリスイッチと、そのメモリスイッチからのデータ
   読み出しアドレスを制御してデータの入力タイムスロッ
   トと出力タイムスロットのタイムスロット位置変換を行
   う制御メモリを有する時分割スイッチにおいて、 前記メモリスイッチは、第１のメモリスイッチと第２の
   メモリスイッチを有し、更に、 前記１フレーム当たりＮ個のタイムスロットの内、複数
   個のタイムスロットでひとまとまりのデータを構成する
   多元情報であることを表示する多元識別情報を入力タイ
   ムスロット番号に対応して記憶する第１および第２の多
   元識別情報メモリと、 前記メモリスイッチへの入力タイムスロットのデータ書
   き込みに同期して、前記第１の多元識別情報メモリの内
   容に応じて前記第１のメモリスイッチと前記第２のメモ
   リスイッチのいずれかを書き込み可能状態に設定する第
   １の制御手段と、 前記メモリスイッチから出力タイムスロットへのデータ
   読み出しに同期して、前記第２の多元識別情報メモリの
   内容に応じて前記第１のメモリスイッチから読み出され
   たデータと前記第２のメモリスイッチから読み出された
   データのいずれかを一方を選択出力する第２の制御手段
   とを備え、 前記第１の制御手段は、 前記第１の多元識別情報メモリの内容が前記多元情報で
   あることを表示する多元識別情報の場合には、当該多元
   識別情報に対応する入力タイムスロットのデータ書き込
   み時、１フレームごとに前記第１のメモリスイッチまた
   は前記第２のメモリスイッチを交互に書き込み可能状態
   に設定し、 前記第１の多元識別情報メモリの内容が前記多元情報で
   ないことを表示する多元識別情報の場合には、前記第１
   のメモリスイッチまたは前記第２のメモリスイッチのあ
   らかじめ定められたいずれか一方を書き込み可能状態に
   設定し、 前記第２の制御手段は、 前記第２の多元識別情報メモリの内容が前記多元情報で
   あることを表示する多元識別情報の場合には、前記第１
   のメモリスイッチまたは前記第２のメモリスイッチのう
   ち当該フレームにおいて書き込み可能状態に設定されて
   いないメモリスイッチから読み出されたデータを選択出
   力し、 前記第２の多元識別情報メモリの内容が前記多元情報で
   ないことを表示する多元識別情報の場合には、前記第１
   のメモリスイッチまたは前記第２のメモリスイッチのあ
   らかじめ定められたいずれか一方の書き込み可能状態に
   設定されているメモリスイッチから読み出されたデータ
   を選択出力することを特徴とする時分割多元通話路スイ
   ッチ制御方式。
2. 【請求項２】１フレーム分のタイムスロット数Ｎを計数
   するＮ進カウンタを更に備え、 当該Ｎ進カウンタの出力は、前記第１および第２のメモ
   リスイッチと前記第２の多元識別情報メモリの書き込み
   アドレスとして、一方、前記第１の多元識別情報メモリ
   には読み出しアドレスとして供給され、 前記第１の多元識別情報メモリから読み出された入力タ
   イムスロット番号に対応して記憶されている前記多元識
   別情報は、前記第１の制御手段と前記第２の多元識別情
   報メモリに供給され、当該第２の多元識別情報メモリに
   書き込まれることを特徴とする請求項１に記載の時分割
   多元通話路スイッチ制御方式。
3. 【請求項３】前記制御メモリは、出力タイムスロット番
   号に対してタイムスロット位置変換された入力タイムス
   ロット番号を記憶し、 前記第１のメモリスイチおよび前記第２のメモリスイッ
   チから出力タイムスロットへのデータ読み出しに同期し
   て、記憶している入力タイムスロット番号を前記第１の
   メモリスイッチおよび前記第２のメモリスイッチに加え
   前記第２の多元識別情報メモリに読み出しアドレスとし
   て供給することを特徴とする請求項２に記載の時分割多
   元通話路スイッチ制御方式。
4. 【請求項４】前記時分割スイッチは、交換制御を行う中
   央制御装置と接続され、当該中央制御装置は、入力タイ
   ムスロット番号に対応した前記多元識別情報を前記第１
   の多元識別情報メモリに供給し、出力タイムスロット番
   号に対応してタイムスロット位置変換された入力タイム
   スロット番号を前記制御メモリに供給することを特徴と
   する請求項３に記載の時分割多元通話路スイッチ制御方
   式。