JPH0476280B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、固定バンド幅の交換伝送路を有す
るデジタル交換システム用の高いビツト速度また
は広いバンド幅の交換伝送路を与えるための装置
に関する。

［発明の技術的背景］ この発明の装置は個々のユーザーに対して利用
されるバンド幅を増加させるために使用される。
ここで説明される実施態様は分配制御交換システ
ムとして示されているが、この発明の装置および
その概念は固定バンド幅の独立した交換伝送路を
設定することのできる任意の形式の中央化された
交換システムに適用することが可能である。した
がつて分配制御交換システムが説明されている
が、その技術は設定された独立の交換伝送路を有
するデジタル交換システムに適用することが可能
である。

本質的に、分配制御通信システムはすぐれた交
換回路網構成を与えるものである。この構成にお
いては、交換回路網に対する制御はサブシステム
を通じて多重プロセツサの形態で分布しており、
そのような分布したプロセツサはサービスされる
サブシステムに対する必要な処理機能を与えるか
ら、別に認識できる制御または中央化されたコン
ピユータの複雑性は存在しない。

したがつて、あるシステムに対する一群の制御
機能はそれらのサブシステムに与えられたプロセ
ツサによつて行われる。しかしながら、他のプロ
セツサによりずつと効率よく遂行されることので
きる同じサブシステムの他の処理機能はそのよう
な他のプロセツサによつて遂行される。そのよう
なシステムの１例はUSP4201890明細書（1980年
５月６日）、同USP4201891号明細書および同
USP4201889号明細書に記載されている。

これらのシステムにおいては交換回路網構成
は、回路網によつて伝送される一つおよび他のタ
ーミナルの間の多重チヤンネルデジタルPCM通
話サンプルまたはデータのみならず、同じチヤン
ネルがまた分配制御のための経路選択および制御
信号を含んでおり、それらはその回路網を通つて
同じ伝送路で伝送される。ライン、トランク或い
は他のデータソースからのデータを伝送している
ターミナルは、他のターミナルユニツトを介して
他のターミナルと通信し、および交換回路網を通
つて他のターミナルユニツトへの経路を設定し、
維持し、終了させる全ての装置および制御論理装
置を備えているターミナルユニツトによつてサー
ビスされる。全ての内部処理通信は交換回路網を
通る経路である。時間および空間スイツチングを
行なうスイツチング素子を備えたグループスイツ
チが設けられ、それ故実在する接続を中断するこ
となくモジユール的に拡張できる。

現在存在し、前記USPに記載されたような交
換システムにおいては、例えば64KBに制限され
たチヤンネル当りのバンド幅が存在し、利用でき
るバンド幅を増加するように多重経路を設定する
ことが可能ではないことが認識されている。経路
設定機構は同じ２個のクラスター上のターミナル
間の経路間の相互フレーム保全を有しないから、
これは正しい。クラスター間の異なつた経路を通
る情報サンプルは異なつた遅延を受け、出力を混
乱させる。これはそのような分布制御交換システ
ムのバンド幅を増加させようとするときの大きな
問題である。そのようなシステムで設定された正
常な経路は経路に沿つた実際の時間遅延を最少に
するハードウエアアルゴリズムに従つて単純に行
われる。経路は他のトラフイツクの存在下にその
ようなスイツチを通つて設定されるから、各経路
における呼び、データおよびメツセージは異なつ
た遅延を持つて設定されることになるであろう。
そのような遅延により、出力ワードは不正確に出
力される。以下に説明するように、これは前記の
ようにデータを混乱させるフレーム保全問題を構
成する。

［発明の解決使用とする課題］ それ故、この発明は、Ｎ個のそのような異なる
遅延を伴う経路のチヤンネルを使用して１つのチ
ヤンネルのバンド幅のＮ倍のバンド幅のデータ伝
送を可能にする多重経路を設定することができる
装置を提供することを目的とする。

この発明のさらに別の目的は、そのような設定
された多重経路間の完全性を維持する回路を提供
することである。

［課題解決のための手段］ この発明は、Ｎ個の別々のチヤンネルで伝送さ
れるワードで構成されるフレームからなるデータ
の伝送において、各ワードに交換回路網スイツチ
の入口でタグ番号を付加し、各ワードと共にこの
タグ番号も交換回路網スイツチで切替えて伝送
し、交換回路網スイツチの出口において各ワード
を蓄積し、タグ番号を使用して同じタグ番号を有
するワードでフレームを再構成することにより、
遅延量の異なる経路を伝送されたワードから広い
バンド幅のフレームを再生することを特徴とする
ものである。

さらに詳細に述べれば、この発明は、主スイツ
チを具備し、複数のデータラインがこれらのデー
タライン対間の接続をこの主スイツチにより制御
されるためにラインユニツトを介して主スイツチ
に結合され、データライン間の各接続が主スイツ
チを介して異なつた経路を取ることができ、各経
路が所定の制限されたバンド幅を有し、各経路に
より異なつた伝送時間遅延を有し、所定数の経路
で伝送されるワードがフレームを構成し、異なつ
た伝送時間遅延を補償することにより複数の経路
を使用してシステムとしてのバンド幅を増大させ
て多経路で前記フレームの交換を行うデジタル交
換システムにおいて、各ラインに対応して設置さ
れ、主スイツチを通つて受信ラインに伝送するた
めのワイドバンドワードフオーマツトとしてワー
ドのビツトの第１の所定数が伝送されるべきデー
タを示し、第２の数のビツトが各ワードの属する
フレームを識別するタグ番号を示すワードフオー
マツトを形成する第１の手段と、各フレーム中の
第２の数のビツト中に含まれたタグ番号をインデ
ツクスする第２の手段と、各受信ラインに対応し
て配置され、そのラインがデータを受信している
ときワードの属するフレーム番号を出力するため
にタグ番号を示す第２の所定数のビツトを選択す
る送信フレーム識別手段と、選択されたフレーム
番号のフレームに属するワードのデータを蓄積す
るために送信フレーム識別手段と共同して動作す
るメモリ手段とを具備し、このメモリ手段は、同
じフレーム番号にしたがつて各ワードよりフレー
ムを再構成するように動作する論理手段を備え、
それにより共通データがタグ番号にしたがつてシ
ステムのＮ個の所定の経路を通つて伝送されて、
同じタグ番号を持つ複数のワードにより前記デー
タを受けるラインにおいてＮ個の所定の経路の遅
延に関係なくフレームを再構成し、それによつて
１つの経路の制限されたバンド幅をシステム全体
でＮ倍のバンド幅に増大したデジタル交換システ
ムを提供するものである。

［発明の概要］ この発明は、主スイツチを具備し、複数のデー
タラインがこれらのデータライン対間の接続を行
なうために制御されるスイツチによりラインユニ
ツトを介して前記主スイツチに結合され、データ
ライン間の各接続が前記主スイツチを介して異な
つた経路を取ることができ、各経路が所定の制限
されたバンド幅を有し、各異なつた経路が異なつ
た伝送時間遅延と関連し、そのような伝送時間遅
延により多経路接続が所定のワード長のそれぞれ
を別々のチヤンネル中に伝送された前記データと
共に前記制限されたバンド幅を増加させることが
できず、所定数のチヤンネルがフレームを構成
し、前記異なつた伝送時間遅延を補償することに
より前記バンド幅を増加することを多チヤンネル
リンク経路に許容するための多チヤンネルフレー
ム関連装置との結合を備えているデジタル交換シ
ステムにおいて、前記各ラインに関連して前記主
スイツチを通つて受信ラインに伝送するためのワ
イドバンドフオーマツトを形成し、前記ワードの
ビツトの第１の所定数が伝送されるべきデータを
示し、第２の数のビツトが前記各ワードに対する
フレームを支配するタグ番号を示す第１の手段
と、各フレーム中前記第２の数のビツト中に含ま
れた前記タグ番号をインデツクスする第２の手段
と、各ラインに位置し、前記ラインがデータを受
信しているとき前記第２の所定数のビツトをデコ
ードして前記ワードに対するフレーム数を与える
ように動作するデコーダ手段と、デコードされた
前記フレーム番号にしたがつて前記ワードに関連
する前記データを状態する前記デコーダ手段に結
合されたメモリ手段であつて、同じである前記フ
レーム番号にしたがつて各ワードを再構成するよ
うに動作する論理手段を備え、それにより共通デ
ータが前記タグ番号にしたがつて前記システムの
Ｎ個の所定の経路を通つて伝送されて同じタグ信
号を持つ複数のワードを前記データを受けるライ
ンにおいて前記Ｎ個の所定の経路の遅延に関係な
く再構成し、Ｎ倍のバンド幅において前記制限さ
れたバンド幅を増加させるメモリ手段とを具備し
ているデジタル交換システムを提供するものであ
る。

［発明の実施例］ 本発明の詳細な説明をする前に前述のようにこ
の発明に適している分配制御交換システムまたは
回路網はUSP4201890号明細書ならびに前述の他
の特許明細書に記載された形式のものである。し
かしながら、この発明は前述のような分配制御交
換システムに限定されるものではない。

いずれにせよその交換システムを簡単に理解す
るため、および前述の問題を解決するためにその
システムについて説明することが妥当であると考
えられる。

第１図を参照すると分配制御交換システムの簡
単なブロツク図が示されており、それはグループ
スイツチ１０を備え、それを介してターミナルユ
ニツト間の複数の接続が切替えられてターミナル
ユニツトによつてサービスされるターミナル間の
データを結合するための伝送路が与えられる。

ターミナルサブは一つのアクセススイツチ対上
で終端するターミナル群をサービスするためのサ
ブシステムである。

各ターミナルユニツトはスイツチ１１のような
複数のアクセススイツチを備え、それは例えば各
ターミナルユニツトに対して４個のアクセススイ
ツチであつてよく、それを通つてターミナルから
のデータはグループスイツチ１０と結合されてい
る。簡単にするために１個の受信ターミナルユニ
ツト１２と１個の送信ターミナルユニツト１３が
示されている。各ターミナルユニツトは例えば
1920加入者ラインターミナルまたは480のトラン
クとインターフエイスする能力を有している。タ
ーミナルサブユニツトは１１および１６のような
一対のアクセススイツチ、例えば１７のような例
えば８個のTCE、例えばＢ１のような随意の処
理素子およびターミナルユニツトに結合されてい
る例えば30の両方向加入者ラインに多重化される
ターミナル装置２０または２１より構成されてい
る。

ターミナルユニツト１２のような各ターミナル
ユニツトは複数の多重化された伝送リンクによつ
てグループスイツチに結合されている。各TCE
(A)および(B)は２個のそのような伝送リンクによつ
てアクセススイツチに結合されており、それは前
記特許明細書にも示されている。

図示のようにアクセススイツチASを結合する
各伝送リンクは両方向性であり、それは各通路が
１方向のデータ流に対して使用される一対の単方
向伝送路を備えている。各単方向伝送路はビツト
直列フオーマツトで多重化された32チヤンネルの
デジタル情報（TDM）を伝送する。TDMフオ
ーマツトの各フレームは32チヤンネルからなり、
各チヤンネルは167ビツトの情報を有しており、
ビツト伝送速度は4096Mb／ｓである。伝送速度
はシステムを通じてクロツクされ、したがつてシ
ステムは速度同期として特徴づけられる。システ
ムはまた位相同期され、それ故異なつたスイツチ
ング素子或いは単一のスイツチング素子の異なつ
たポートによつてフレーム中のどのビツトが同時
に受信についての位相関係の要求はない。この速
度同期および位相同期スイツチングシステムはグ
ループスイツチおよび複数のマルチポートスイツ
チング素子によるスイツチ１１のようなアクセス
スイツチで構成される。

これらの素子はまた前述の特許明細書中にも詳
しく説明されている。マルチポートスイツチング
素子は32チヤンネル時間スイツチおよび16ポート
スペーススイツチとして動作する。デジタルスピ
ーチサンプルは16ビツトチヤンネルワードの14ビ
ツトまでで構成され、残りの２ビツトはプロトコ
ールビツトとして使用される（チヤンネルの他の
14ビツト中のデータの形式を識別する）。このよ
うにしてこの形式のスイツチボードで使用される
16ポートスイツチング素子は例えば14ビツトの線
形PCMサンプル、13ビツトの線形PCMサンプ
ル、８ビツトのPCMサンプル、または８ビツト
のデータバイトを切替えるために使用されること
ができる。

したがつて二つのグループのプロセツサが各タ
ーミナルサブユニツト中に含まれる。例えば
TCE(A)のような各TCEではターミナルクラスタ
と呼ばれる分離されたターミナルグループに対し
てそれぞれプロセツサがある。このクラスタター
ミナルインターフエイスは１４および１５のよう
な一対の両方向性リンクによつて１１および１６
のような２個のアクセススイツチのそれぞれに結
合されている。それらのアクセススイツチはそれ
ぞれ送信ターミナルユニツト１３中のACEプロ
セツサＢ(6)およびＢ(7)のような第２のグループの
補助制御素子（ACE）プロセツサの一つの対に
TCE(A)に対するアクセスを与える。前記明細書
に記載したようなTCEおよびACEプロセツサは
機能を処理する別のグループに使用される。図示
のように交換システム全体のフオーマツトは前記
米国特許明細書に記載されている。このシステム
においては512の直列ビツトは一つのフレームを
構成し、それはそれぞれ16ビツトの32チヤンネル
に分割されている。スイツチから直列に送られて
きたデータは、スイツチング素子の他のポートに
対する送信制御論理装置および等価送信制御論理
装置が全て同じ4096Mbで送信するとき速度およ
び位相の両者が同期され、いかなる瞬間にもフレ
ームの同じビツト位置を送信する。

他方、受信ターミナルユニツト１２中の直列デ
ータの受信は、任意の２つのポートが任意の瞬間
に受信できるフレーム中の１ビツトに対する関係
は必要ないので、速度同期のみである。したがつ
て受信は位相が非同期である。送信ターミナルユ
ニツト１３および受信ターミナルユニツト１２は
それぞれ制御論理部分およびランダムアクセスメ
モリを備え、それについてはUSP4201890号明細
書に記載されている。

図示のように２個のワイドバンドモジユール
WBM装置２０および２１がTCE(A)およびTCE
(B)に結合されており、それにおいて後述するよう
にワイドバンドモジユールWBM装置２０は送信
装置（Tx）として示され、ワイドバンドモジユ
ールWBM装置２１は受信装置（Rx）として示
されている。各WBMはこの発明による広帯域動
作を得るために使用されている。バンド幅を改善
するために、データは各ターミナルユニツトと関
係するTCEを介して複数のワイドバンドモジユ
ールWBM装置から伝送され、それ故各ソースか
らのデータは多重チヤンネルリンク路中に設定さ
れることができ、それは各リンクに対して64KB
のＮ倍の全体のバンド幅の改善を与える。各ソー
スからのデータ路はNa全体の和が30以下であれ
ば、64KBのNa倍のバンド幅を有することがで
きる。したがつて、理論的にはこのシステムの使
用において64KBの30倍すなわち1920KBまでの
実効バンド幅を得ることができる。

第２図を参照すると、そのような交換システム
におけるフレーム完全性の問題を説明するための
図が示されている。

第２図において、クラスタＡは送信ターミナル
ユニツト１３と協同するターミナルクラスタを表
わし、一方、クラスタＢは送信ターミナルユニツ
ト１２と協同するターミナルクラスタを表わす。
図示のようにスイツチボードにおける通常の経路
設定は経路に沿つた実時間遅延を最少にするアル
ゴリズムに従つて単純に行われる。経路は他の論
理装置にあるスイツチを通つて設定されるから、
各経路は異なつた遅延を持つて設定される。

第２図に示すように、16ビツトワードW_Nが８
キロワードの速度（128KB）でクラスタＡとＢ
との間で転送されるものとする。この16ビツトワ
ードW_Nを８ビツトのワード（プラス付属するビ
ツト）でしか伝送できない経路を使用して伝送す
るために、16ビツトワードを８ビツトづつの２つ
に分割して別々に伝送する。例えば、16ビツトワ
ードW_Nは下半分の低い桁の８ビツト（以下低い
バイトと言う）と上半分の高い桁の８ビツト（以
下高いバイトと言う）とに分割されて２つの経路
Ｐ１とＰ２によつてそれぞれクラスタＡからＢに
転送される。経路Ｐ１とＰ２における遅延がそれ
ぞれＴ１およびＴ２であると仮定し、クラスタＡ
とクラスタＢとは上述のように互いに非同期であ
る。クラスタＢではこれら２つの経路Ｐ１とＰ２
により伝送されて来た低いバイトと高いバイトと
を組合わせてもとの16ビツトワードW_Nを再構成
する。このとき経路Ｐ１およびＰ２の遅延Ｔ１お
よびＴ２がほぼ等しく、経路Ｐ１により低いバイ
ト（例えば第２図のl_o）が受信されると同時、或
いはそれより僅かに遅れて高いバイト（例えば第
２図のh_o）が受信されているかぎり第２図に正し
い出力として示されているように低いバイトl_o-1
と高いバイトh_o-1、低いバイトl_oと高いバイトh_o、
低いバイトl_o+1と高いバイトh_o+1のように同じワ
ードのバイトが対応して組合わされて正しい出力
が生成される。しかしながら経路Ｐ１とＰ２の遅
延Ｔ１とＴ２が大きく相違する場合には問題を生
じることが認められた。例えば、経路Ｐ２の遅延
Ｔ２が経路Ｐ１の遅延Ｔ１に比較して著しく大き
く、例えば経路Ｐ２により伝送される１つのワー
ドの高いバイトh_o-2が経路Ｐ１により伝送される
次のワードの低いバイトl_o-1の到着と同時、或い
はそれよりもさらに遅れた場合にはこのワードの
低いバイトl_o-1の到着に続いて前のワードの高い
バイトh_o-2が到着するためそれらが組合わされて
第２図に歪んだ（skew）出力として示されてい
るようにh_o-2とl_o-1、h_o-1とl_o、h_oとh_o+1のように
異なるワードの高低のバイトが組合わされたゆが
んだワードが生成される。１個乃至複数個のワー
ドで構成されるフレームが伝送されるときにも同
様に１つのフレームを複数のビツト群に分割して
別々の経路で伝送する場合には１フレーム内に別
のフレームのビツト群が混在する状態が発生する
可能性があり、フレームの完全性が損なわれる。
本願発明はこのようなフレームの完全性が損なわ
れる状態を防止するものである。なお前記の高い
バイト、低いバイトのような１つの経路を伝送さ
れるビツト群を以下の説明においてサンプルと呼
ぶ。

例えば前記の経路Ｐ１，Ｐ２のようなシステム
中のデータ伝送路は14ビツトの広さであり、すな
わち８ビツトのデータワードと種々の付属ビツト
からなる13ビツト＋パリテイビツトである。

この発明の１実施例として以下説明する広バン
ド動作においては16ビツトのデータワードの半分
の８ビツトを含む各サンプルにはそれぞれ転送さ
れるべき各サンプルのワード部分のタグとなる追
加のビツトが付加される。すなわち、前記のよう
経路による遅延の差によつて生じるゆがんだワー
ドの組合せが生じないようにフレームを再構成す
るために第２図のＰ１およびＰ２のような経路Pi
のそれぞれにおけるサンプルの使用しないビツト
位置にそのようなタグとなるビツトを挿入するた
めの共通のフレームカウンタが設けられる。

受信端においては以下説明する回路は出力を適
切に際構成するように受信たサンプルのゆがみを
なくす。使用されるフレームカウンタの長さは
USP4201890号明細書中に記載された交換回路網
中の生じうる最悪のゆがみを解決できるような充
分な長さでなければならない。生じうる最長の遅
延はほぼ９フレームであり、最短の遅延は１フレ
ームより短い。実際上９フレーム遅延を得ること
は困難であり、全ての経路設定は最少遅延時間ア
ルゴリズムを使用するから、最悪の場合のゆがみ
は８フレームよりも小さい。

第３図には問題解決の方法が説明されている。
図示のように、協同するRAMまたはCAM／
RAM（Ｃ／Ｒ）を持つ複数の内容アドレス可能
なメモリCAMが設けられている。CAM／RAM
３０，３１，３２および３０Ｎのように接続され
るべき各チヤンネルに対して１個のＣ／Ｒが設け
られている。各Ｃ／Ｒの幅は12ビツトであり、そ
の８ビツトはデータ用のRAM部分であり、４ビ
ツトはフレームカウンタ用のCAM部分である。
Ｃ／Ｒ３０乃至３０Ｎの長さは８ワードであり、
それは最大のゆがみである。各Ｃ／Ｒは交換シス
テム（TERI）のターミナルインターフエイスか
らの１受信チヤンネルとプログラム可能に関連し
ている。全てのＣ／Ｒ書込み動作は入力フレーム
カウンタ３３（IFC）により与えられるアドレス
において行われる。出力フレームカウンタ３４
（OFC）はTERIから各チヤンネルゼロ３１に続
いてインデツクスされる。チヤンネルゼロ中では
書込み動作は行われないからこれは安全で信頼性
がある。したがつて受信したチヤンネルワードは
回転パターンでＣ／Ｒの８フレーム中へ割当てら
れる。各Ｃ／Ｒはよく知られている部品であり、
しばしば連想メモリ（associative memory）と
呼ばれる。そのようなメモリにおいては書込まれ
る全てのワードは頂部に入り、メモリがオーバー
フローするとき最も長く使用されなかつたワード
が底部から消失する。構造的には連想メモリ各ビ
ツトに対する比較器を追加した通常の読取り／書
込みメモリのようなものである。時には記述者と
呼ばれる入力カセツトは全ての比較器に送られ、
それらの比較器は入力を蓄積されたワードと整合
させる。

本質的にCAMの動作およびフオーマツトは周
知である（例えばマグローヒル社発行、エレクト
ロニツク・コンピユータ・メモリ・テクノロジー
においてそのようなメモリはスペシヤルメモリと
して第９章第209頁に記載されている）。

以下説明するように、このシステムにおいては
Ｎ×64KBのチヤンネル路がTXとRXとの間の
N64KB路の設定によつてWBM（TX）とWBM
（RX）との間に設定される。TCE1個に対して１
以上のWBM（TX）およびWBM（RX）を設ける
ことができる。

第３図を参照すると、上述の読みだしおよび同
期機構は全く経済的なものである。４ビツト出力
フレームカウンタ３４は全てのＣ／Ａ３０〜３０
Ｎに対して関係するアドレスを出力し、図示のよ
うにOFC３４の出力はＣ／Ａ３０〜３０Ｎの関
係するアドレス入力に送られる。フレーム番号で
ある関係するアドレスが与えられたとき各Ｃ／Ｒ
はそのフレーム番号に対する８ビツトデータワー
ドに応答するか、或いは空き信号を出力する。し
たがつて、各Ｃ／Ｒからの空き信号はTERIから
制御タイミング信号を受けている同期制御回路３
５に送られる。システムが同期されていない開始
時において、OFC３４は同期制御回路３５によ
りインデツクスされ、全てのＣ／Ｒはそれらがフ
レームの情報を含んでいるか否かを知るために質
問される。もしもいくつかのＣ／Ｒががフレーム
１サンプルを含んでいないならば、そのOFCは
インデツクスされ、全てのＣ／Ｒは再び質問され
る。これはいくつかのOFCの読取りにおいて全
てのＣ／Ｒが空きを示さなくなるまで速い速度で
進行される。

OFCのサーチインデツクスはこの点で停止さ
れる。OFC３４により示されるようにフレーム
カウトに対する各Ｃ／Ｒ中のバイトは１個の出力
ワードに組立てられる。これは各Ｃ／Ｒからのデ
ータ出力であり、そこでは各Ｃ／Ｒからのデータ
は出力際構成として示されている出力レジスタ３
６中で組立てられる。この後OFCは次の出力ワ
ードを取込むためにTERIからチヤンネル３１の
終わりに続いてインデツクスされる。各出力ワー
ドの取込みで全てのＣ／Ｒが空きでないことが示
されるのでフレーム完全性が確保される。Ｃ／Ｒ
３０〜３０Ｎのいつくかにおける空きの指示発生
または同様な継続はフレーム完全性の喪失を示
し、再同期シーケンスを生じさせる。以下にさら
に説明するようにＣ／ＲはOFC３４の内容が全
てのＣ／Ｒに現在ある最低の番号のフレームある
ことを確実にするように制御されることもでき
る。各Ｃ／Ｒはターミナルインターフエイスであ
るTERIから受信されたデータ入力を有し、デー
タはデータ入力を介して各Ｃ／Ｒに供給される。
TERIはレジスタ３７を介してチヤンネル割当て
制御信号を出力し、それは各Ｃ／Ｒ中にチヤンネ
ル書込みストローブにしたがつて適切なデータを
書込む。

入力フレームカウンタ３３は各Ｃ／Ｒに対する
循環的な書込みアドレスを発生し、各書込みアド
レスにおいて入力されるデータはTERIから与え
られる。本質的に、分配された制御の交換システ
ムにおけるワイドバンド交換を行なう装置および
方法はまず入力信号を（それがすでにフレーム化
されているか否かに関係なく）8KHzで送られる
べきブロツクにし、次いで８ビツトバイトにす
る。そのシステムにおいてはフレームｑに関連す
る多チヤンネルリンク設定路の番号に対応するＮ
バイトのそれぞれは４ビツトの数ｑでタグを付け
られる。ここでｑはフレーム毎にインデツクスさ
れるモジユロ１６である。以下説明するようにこ
のタグ番号はスイツチを通つて送られてきた16ビ
ツトワードの予備ビツト位置４，３，２，１に挿
入される。各バイトはそれからスイツチを通つて
独立に設定された経路を通過する。各経路はフレ
ーム当り１バイトを伝送するから、Ｎ個の同時の
経路はフレーム当りＮバイトすなわち64KBのＮ
倍を伝送する。異なつた経路の遅延により導入さ
れる第２図に示されるようなタイミングのずれに
よるフレームのゆがみは、第３図に示されたよう
な回路を目的地の受信側クラスタに設置して同じ
タグ番号のサンプルだけを組合わせてフレームを
再構成することによつて解消される。

すなわち、前記の第２図の例で説明すれば、低
いバイトl_o-1，l_o，l_o+1と、高いバイトh_o-1，h_o，
h_o+1とにはそれぞれタグが付けられて例えばl_o-1
とh_o-1にはタグ番号ｑ１が、l_oとh_oにはタグ番号
ｑ２が、またl_o+1とh_o+1にはタグ番号ｑ３がそれ
ぞれ付けられているから、前記のように一度メモ
リに蓄積した後に同じタグ番号のものを取出して
組合わせれば常に正確な組合わせが得られ、前記
のように伝送路の異なることによつて遅れたサン
プルがあつても誤つた組合わせとなることはな
い。したがつてワイドバンド（例えば16ビツトの
ワード幅）の伝送路で伝送されるのと同様にフレ
ームを構成することができる。

第４図には多チヤンネルフレーム関連回路のさ
らに詳細なブロツク図が示されている。３０Ａ〜
３０Ｎのような各CAMはCAM３０Ａに対する
RAM４０およびCAM３０Ｎに対するRAM４０
ＮのようなRAMと協同している。各RAMおよ
びCAMは一つのチヤンネルに対応しており、そ
の組合わせたものはFAM１乃至FAMNのような
フレーム連想メモリFAMとして示されている。
３０までのFAMが並列にできることに注意され
たい。第４図に示された回路は次のように動作す
る。

スイツチから入力データとして示されているＮ
個の関係するサンプルのそれぞれが受信されると
き、それはＮ個のFAMの一つ中に書込まれる。
各メモリは深さが８ワードで幅が12ビツトであ
り、その８ビツトはRAM、４ビツトはCAMで
ある。RAMおよびCAMは３ビツト書込みカウ
ンタ４１により供給された書込みアドレスを共用
する。CAMはAAとして示されている別の連想
アドレス入力を有し、そのアドレスは４ビツトカ
ウンタである出力カウンタ４２により供給され
る。連想モード中CAM出力は一つのRAMワー
ド選択ラインを付勢する。１フレーム時間（しか
し異なつたフレームタグを有する）中受信された
Ｎ個のサンプル全てに対するCAM／RAM書込
みアドレスはモジユロ８カウンタにより与えら
れ、それは各ローカルフレームの開始においてイ
ンデツクスされる。Ｎ個のサンプルを読み出すた
めに特定のフレームｑと関係する全てのＮの
FAM CAM部分は関係するアドレスｑを連想モ
ードに置く。

フレームｑに対する情報が蓄積される位置の
CAM出力ラインは全てのFAMにおいて付勢さ
れ、フレームｑに対するRAM内容を選択し、
64KBのＮ倍のゆがみの除かれたデータが生成さ
れる。第４図に示されるようにデータ入力はAD
で示され、前記のようにゆがみの除かれたデータ
出力である。後述するように制御モジユール４３
が示されており、それはFAMの動作モードを制
御し、回路に読取りおよび負荷出力を供給する。

第５図には各FAMのさらに詳細なブロツク図
が示されている。第５図の回路は次のような信号
が結合されている。PCMIN＋と指示された信号
はターミナルインターフエイスとUSP4201980号
明細書記載のシステムに関連して説明した回路と
の間のインターフエイスであるライン共通機能か
らの16ビツトPCM入力である。このラインの高
レベルは付勢であり、実際の入力は４ビツトまた
は４個のデータピンを含んでいる。

C4096Lとして示された入力はクロツク入力で
あり、そのクロツクはライン共通機能に共通であ
り、4096MB／ｓの速度である。LOAD入力は１
ビツトラインであり、それはライン共通機能
LCFからデータを受信し、メモリ中へ書込む。

MODE入力は１ラインを構成し、それは高レ
ベルのとき書込みを示し、低レベルのとき連想を
示す。３ビツトであるWA入力は書込みアドレス
であり、付勢されたとき高レベルである。AAで
示された入力は連想アドレスであり、高レベルで
付勢される。入力が高レベル付勢であることは第
５図では＋符号により示されている。MATCH
は正の連想を示す１ライン出力である。出力AD
は８ビツトよりなり、検索データ出力である。一
方入力DEはADに対する３状態バツフアエネー
ブルである１ビツトであり、負の符号は低レベル
であることを示す。

第５図から明らかなようにLCF Loutからのワ
ードの16ビツトの12を受信する入力レジスタ５０
が示されている。並列入出力レジスタ５１に結合
されている負荷信号の適当なタイミングにおいて
これらの12ビツトはラツチされ、CAM５２およ
びRAM５３のセグメント中へ書込まれる。例え
ばビツトＣ，Ｂ，Ａ，９，８，７，６，５は
RAM５３中へ、ビツト４，３，２，１はCAM
５２中へ共にアドレスWAにおいて書込まれる。

CAMおよびRAMの両者に対するアドレスは
アドレスデコーダ５４により出力され、このアド
レスデコーダ５４は書込みアドレスを受取り、そ
れをマルチプレクサ５５を介してCAMおよび
RAMに結合させる。CAM５２は４ビツト幅の
スタチツクCAMの８ワードを含む。書込みアド
レスははWAであり、連想アドレスはAAである。
CAM５２の連想ライン出力は、MODE入力がマ
ルチプレクサ５５をCAM５２から出力を受信す
るように付勢する高レベル状態である期間中その
出力としてRAM５３へ供給される。RAM５３
は各スタチツクRAMの８ビツトの８ワードを含
む。RAMはアドレスデコーダ５４から、或いは
CAM出力からMODEの高レベル状態中アドレス
を受信する。ゲート５６が示されており、それは
CAM５２の出力に結合されている。これはオア
ゲートであり、その入力はCAMの連想出力のそ
れぞれからであり、CAMのいずれかの出力が付
勢されたとき一致はは高レベルとなる。

ゲート５６の出力はラツチ５７の出力に結合さ
れ、そのはラツチ５７はMODEが付勢されて付
勢されないエツジでラツチされるとき透明
（Transparent）モードである。このようにして
８個のRAMと１個の一致出力はラツチされる。
ラツチ５７の出力はDEにより付勢されている
RAMから８個のラツチ出力におけるオクタル３
状態バツフア５８に結合されている。

モジユール５９はCAM５２に書込み信号を与
える論理モジユールである。この論理モジユール
は、CAMおよびRAMの両者にスイツチング路
からデータを受信しそのデータを並列入出力レジ
スタ５１からそれに結合されたとき蓄積させるこ
とを可能にするタイミングダイヤグラムにより決
定されるようなストローブを発生する。

第６図にはこのシステムに対する書込み動作の
タイミングフオーマツトが示されている。書込み
動作のタイミングはスイツチのタイミングと両立
しなければならず、第６図に概要示され、更に詳
細には第７図に示されている。第６図の書込み時
間中WAは安定であり、MODEはアクチブでな
い（低レベル）。LOAD信号はLOADストローブ
を受信するFAM上のWAによりインデツクスさ
れた位置に現在の出力PCMワードを書込ませる。
すなわち、図にはチヤンネル３０FAMのための
LOAD信号およびチヤンネル３１FAMのための
LOAD信号が示されている。タイミングはフレ
ームカウントおよびアドレスクロツクに対して示
されている。

第７図の書込み動作のタイミングをさらに詳細
に示した図において、各チヤンネルビツトに対す
る信頼できる動作を行なうために必要な異なつた
遅延が示され、また負荷信号およびPCMIN信号
が図示されている。また立上がりおよび立下がり
時間が示され、それはさらにわかり易いように後
で図表で示されている（第１２図参照）。

第８図にはサーチモードと関連したタイミング
動作が示されている。

サーチモードは多チヤンネル路の設定の時間に
使用され、多フレームｐのＮチヤンネルのそれぞ
れからのサンプルが同時にＮ FAM中に含まれ
るようにある番号ｐを決定することを含んでい
る。チヤンネルゼロは伝送に使用されることはな
いから、そのとき書込みは生じない。これはサー
チ時間として使用される。第８図は全体のサーチ
動作を示し、一方第９図はタイミングの詳細を示
す。第５図の回路の動作は基本的にはAAライン
における第４図のＮ個のFAMのそれぞれに対し
ていくつかのフレームアドレスを与え、MODE
をアクチブに設定し、MATCH出力を観察する
ことからなる。もしもいくつかのCAM位置がｐ
に等しいならばMATCHは付勢状態になる。も
しもＮ個のFAMからのＮ個のMATCH出力がい
くつかのｐに対してアクチブであれば、これは正
当なフレーム番号である。もしもそうでなけれ
ば、ｐはインデツクスされ、動作は続けられる。
Ｎ個のMATCH出力の全てが同時にアクチブに
なる連想アドレスｐにおいてはMODEは低レベ
ルとなり、データおよびMATCHライン出力を
ラツチする。

第８図に示すように、１チヤンネルゼロ中に８
個までの連想アクセスおよび７個までのアドレス
インデツクスがある。最後のアドレスは次のチヤ
ンネルゼロの開始において再び試みられるから最
後の連想に続くインデツクスはない。

第１０図には正常の多チヤンネル読取り動作お
よびそのような動作のためのタイミングが示され
ている。サーチに続いて１多チヤンネル読取り動
作がフレーム当り実効される（ローカルチヤンネ
ルゼロ時間）。第１０図に示すようにこの時間中
連想アドレスｐは全てＮのAA入力を与えられ、
MODEラインは１クロツクサイクル後低レベル
になつたとき付勢される。データ出力および
MATCHラインの状態は第１０図に示されるよ
うにMODEの低レベルにラツチされる。適切な
動作であるとすれば、Ｎ個の一致ラインは全て付
勢され、受信ワードを構成する情報の検索された
ＮバイトはFAM中にラツチされる。それらは次
いで順番に各FAMの３状態出力ラインをエネー
ブルに付勢することによつて読み出される。

第１１図には第４図に３０〜３０Ｎとして示さ
れたＮ個FAM装置からのＮ個のADバイトを読
み出しと関係したタイミング関係が示されてい
る。

第１２図には第７，９，１０および１１図に示
されたタイミングパラメータが示されている。こ
れらのタイミングパラメータ4096MB／ｓクロツ
クと両立し、このクロツクもまたこれらの図面に
示されている。

第１３図にはワイドバンド動作を行なうために
データを別々の経路で伝送されることを可能にす
るワイドバンドフオーマツトが示されている。本
質的に、典型的なスイツチワードフオーマツトは
第１３図にアイドル、選択、エスケープおよび
SPATAとして示されている。これらのフオーマ
ツトは前記USP4201890号明細書の第１０図およ
び第１１図に示され、各ワードフオーマツトは16
ビツトよりなつている。スイツチワードフオーマ
ツト下方には上記説明で使用されているワイドバ
ンドワードフオーマツトが示されている。

本質的に、ビツトＦ，Ｅ，Ｄはプロトコール選
択に使用される。ワイドバンドワードフオーマツ
トにおいてもビツトＦ，Ｅ，Ｄはプロトコール選
択に使用される。一方ビツトＣ，Ｂ，Ａ，９，
８，7.6，５はワイドバンドワードフオーマツト
のデータ部分である。一方ビツト４，３，２，１
は多フレームタグ信号であり、それは図示のよう
に前記CAMにより使用される４ビツトタグであ
る。Ｏのラベルの付されたビツトはパリテイビツ
トである。したがつて上に示されたワードフオー
マツトは分配された制御スイツチ中で使用される
ワードフオーマツトと完全に一致する。スイツチ
の送信端から上述のワードフオーマツトをどのよ
うにして発生させるかはよく知られていることで
ある。すでに説明したようにターミナルまたはデ
ータラインから入来する信号はブロツクに分けら
れさらに８ビツトのバイトに分割される。これは
各フレームを示す４個のビツト番号でタグされた
各バイトを持つ通常の回路を使用する。上記のよ
うにこれを行なう技術はよく知られており、その
ような技術の例は前記USPに記載されている。

第１４図には第３および第４図に記載された回
路がさらに明瞭に示されている。TERIとして示
されたモジユール７０はスイツチボードからのタ
ーミナルインターフエイスであり、それは本質的
にはアクセススイツチに結合された２本の両方向
性伝送路７１，７２よりなる。ターミナルインタ
ーフエイスはスイツチからチヤンネル割当て制御
モジユール７３への制御タイミングを与える。チ
ヤンネル割当て制御モジユール７３はFAM７４
〜７４Ｎのための書込みストローブパルスを発生
し、それらのFAMはもちろんRAMおよびCAM
を備えている。データはまたモジユール７０から
出力され、FAM７４〜７４ＮのＤ入力に結合さ
れる。書込みアドレスは入力フレームカウンタ７
５から得られ、そのカウンタは上述のように３ビ
ツトカウンタであり、FAM中に各フレームのた
めのアドレスを書込む。同期制御装置７７により
インデツクスされる出力フレームカウンタ７６は
３ビツトカウンタであり、FAM中に連想アドレ
スを書込み、FAMの一致出力は同期制御装置７
７の入力にそれをインデツクスするために導かれ
る。

FAMからのデータ出力Ｄ０はレジスタ７８に
結合され、それはデータを適切に連続させるため
の最後の入力／最初の出力レジスタであつてもよ
い。それ故ゆがみはない。

第１５Ａ図には書込み動作中のCAMの典型的
なブロツク図が示されている。本質的にCAMは
８行および４列よりなり、各行および列は80のよ
うなメモリセルを備え、アドレスデコーダ８７は
書込みアドレスを受信し、適当な行アドレスライ
ンにアクセスする。書込み動作中データラインＤ
０〜Ｄ３は行アドレスラインの付勢により各行に
書込まれる。

第１５Ｂ図にはCAMの連想動作が示されてい
る。本質的に、内容アクセス可能なメモリすなわ
ちCAMは各行に４ビツト比較器を備えている。
この動作中全ての行の内容はAA０〜AA３とし
て示されている連想アドレス入力と比較される。
もしも行の内容が連想アドレスと一致すれば出力
ラインは高レベルである。すべに述べたようにこ
の形式のメモリは広く使用されており、多くの従
来技術が存在し、例えば前記文献に記載されてお
り、多数市販されている。

以上のようにＮを２乃至30の整数として
N64KB経路がフレーム完全性を生成するように
リンクされる多チヤンネルリンク路を設定するこ
とによつて分配制御交換システムのバンド幅を増
加させることのできるシステムが得られる。フレ
ーム完全性を設定し、維持するために多フレーム
番号がビツト位置４乃至１中の16ビツトワード中
に挿入されるしたがつてＮ本の独立した経路がＮ
個のサンプルに対して設定される。目的端におい
ては同じ多チヤンネルフレーム番号を持つＮ個の
サンプルはワードを再構成するために検索され
る。

第１図に戻つて、WBM２０〜２１は多チヤン
ネルフレーム連想回路を備えている。前述のよう
にソース１のような各ソースからのワードのN1
バイトはフレームカウントによつてタグを付され
る。スイツチボードはTCE(A)およびTCE(B)の間
に設定されたN1バイトの転送のためのN1の独立
した経路を設定する。受信端２１におけるWBM
は入力ソースフレームを再構成するためタグ番号
を使用する。各WBMは１個のVLSI（超高密度集
積回路）であり、それは２から30のチヤンネルと
協同するためにプログラム可能であり、基本的に
第５図に示したような構成のものである。

【図面の簡単な説明】

第１図は、この発明の１実施例の分配された制
御交換回路網の簡単なブロツク図であり、第２図
は、第１図に示した交換回路網におけるフレーム
完全性の問題を説明するための図であり、第３図
は、フレーム完全性を維持するための装置のブロ
ツク図であり、第４図は、多フレーム連想回路の
詳細図であり、第５図は、多フレーム装置の詳細
図であり、第６図および第７図はタイミング図で
あり、第８図はサーチ動作を示すタイミング図で
あり、第９図はサーチ動作を示すさらに詳細なタ
イミング図であり、第１０図は読取り動作を示す
タイミング図であり、第１１図はデータ出力のタ
イミング図であり、第１２図はタイミング図中の
種々の遅延を示す図であり、第１３図はワイドバ
ンドフオーマツトの１例を示す図であり、第１４
図は第１図に示されたワイドバンドモジユールの
詳細なブロツク図であり、第１５Ａ図はCAMの
書込み動作を説明するためのブロツク図であり、
第１５Ｂ図はCAMの連想動作を説明するための
ブロツク図である。 １０…グループスイツチ、１１，１６…アクセ
ススイツチ、１２…受信ターミナルユニツト、１
３…送信ターミナルユニツト、１７…TCE。

Claims (1)

1. 【特許請求の範囲】 １ 主スイツチを具備し、複数のデータラインが
   これらのデータライン対間の接続をこの主スイツ
   チにより制御されるためにラインユニツトを介し
   て主スイツチに結合され、データライン間の各接
   続が前記主スイツチを介して異なつた経路を取る
   ことができ、各経路が所定の制限されたバンド幅
   を有し、各経路により異なつた伝送時間遅延を有
   し、所定数の経路で伝送されるワードがフレーム
   を構成し、前記異なつた伝送時間遅延を補償する
   ことにより複数の経路を使用してシステムとして
   のバンド幅を増大させて多経路で前記フレームの
   交換を行うデジタル交換システムにおいて、 前記各ラインに対応して設置され、前記主スイ
   ツチを通つて受信ラインに伝送するためのワイド
   バンドフオーマツトとして前記ワードのビツトの
   第１の所定数が伝送されるべきデータを示し、第
   ２の数のビツトが前記各ワードの属するフレーム
   を識別するタグ番号を示すワードフオーマツトを
   形成する第１の手段と、 各フレーム中の前記第２の数のビツト中に含ま
   れた前記タグ番号をインデツクスする第２の手段
   と、 各受信ラインに対応して配置され、そのライン
   がデータを受信しているとき前記ワードの属する
   フレーム番号を出力するために前記タグ番号を示
   す第２の所定数のビツトを選択する送信フレーム
   識別手段と、 選択された前記フレーム番号のフレームに属す
   る前記ワードのデータを蓄積するために前記送信
   フレーム識別手段と共同して動作するメモリ手段
   とを具備し、 このメモリ手段は、同じフレーム番号にしたが
   つて各ワードよりフレームを再構成するように動
   作する論理手段を備え、それにより共通データが
   前記タグ番号にしたがつて前記システムのＮ個の
   所定の経路を通つて伝送されて同じタグ番号を持
   つ複数のワードにより前記データを受けるライン
   において前記Ｎ個の所定の経路の遅延に関係なく
   フレームを再構成し、それによつて各経路の前記
   制限されたバンド幅をシステムとしてＮ倍のバン
   ド幅に増加させることを特徴とするデジタル交換
   システム。 ２ 前記メモリ手段は、Ｎ個の経路のそれぞれに
   対してデータ蓄積部分と関連部分とを有する１個
   の内容アドレス可能なメモリCAMと、このメモ
   リCAMに結合され、前記フレーム番号を示す前
   記メモリCAMに対するアドレス番号を与えるよ
   うに動作する出力フレームカウンタと、前記メモ
   リCAMに結合され、前記関連するアドレス中前
   記メモリCAMがデータを有しているか否かを決
   定するように動作する手段と、データを含む全て
   のメモリCAMに応答して前記フレームのために
   全てのＮ個の経路から前記ワードを得るために前
   記メモリCAMに蓄積されたデータを結合させる
   手段とを備えている特許請求の範囲第１項記載の
   デジタル交換システム。 ３ Ｎが２乃至30の正の整数である特許請求の範
   囲第２項記載のデジタル交換システム。 ４ 前記データ蓄積部分が前記送信ラインからデ
   ータを受信し、前記送信フレーム識別手段により
   検出された各フレーム中前記メモリCAM中へ前
   記データを書込む手段を備えている特許請求の範
   囲第２項記載のデジタル交換システム。 ５ 前記メモリCAMに結合された前記メモリ
   CAMのいずれも前記フレーム中データを含まな
   いとき出力を生じるように動作するデータ検出手
   段と、この出力に応答して再同期シーケンスをス
   タートさせるために前記フレームカウンタをリセ
   ツトする手段とを備えている特許請求の範囲第２
   項記載のデジタル交換システム。 ６ 前記所定のビツト長は16ビツトであり、ワイ
   ドバンドビツトフオーマツトは16ビツトであり、
   前記ビツトの第１の所定数は８であり、タグ番号
   を示す前記ビツトの第２の所定数は４である特許
   請求の範囲第１項記載のデジタル交換システム。 ７ 前記メモリCAMの前記データ蓄積部分は８
   ビツトを蓄積することができ、前記関連する部分
   は４ビツトである特許請求の範囲第２項記載のデ
   ジタル交換システム。 ８ 各メモリCAMの前記データ蓄積部分は前記
   メモリCAMに結合されて前記データビツトを蓄
   積する動作を行うランダムアクセスメモリ
   （RAM）を備え、このRAMは前記メモリCAM
   に結合されて前記メモリCAMの全てが前記関連
   するアドレスとの整合を示すとき前記蓄積された
   データを出力するように動作する特許請求の範囲
   第２項記載のデジタル交換システム。 ９ 前記RAMおよびメモリCAMは各ワード中
   データを蓄積するための同じ書込みアドレスを持
   ち、前記RAMは前記データビツトを蓄積し、前
   記メモリCAMは前記タグ番号を蓄積する特許請
   求の範囲第８項記載のデジタル交換システム。 １０ 前記論理手段は前記RAMに結合されて前
   記メモリCAMの全てが整合を示すときに前記デ
   ータビツトをラツチする動作を行う出力バツフア
   を具備している特許請求の範囲第９項記載のデジ
   タル交換システム。 １１ 前記送信フレーム識別手段は、前記メモリ
   手段中にデータを書込むため前記交換システムか
   らタイミング信号を受信するように構成された制
   御入力を有するチヤンネル割当て制御回路と、前
   記メモリ手段に対する書込みアドレスを与えるた
   めに前記メモリ手段に結合された入力フレームカ
   ウンタとを備えている特許請求の範囲第１項記載
   のデジタル交換システム。 １２ 前記システムは、グループスイツチとして
   構成された主スイツチを有する分配制御システム
   であり、前記データラインは前記グループスイツ
   チに前記データライン間の接続を行うアクセスス
   イツチ手段を備えた関連するラインターミナルユ
   ニツトを介して結合されている特許請求の範囲第
   １項記載のデジタル交換システム。 １３ ワードを構成する共通データをデジタル交
   換システムが送受信できるようにする方法であつ
   て、所定の数の前記ワードは前記デジタル交換シ
   ステムにより構成されている複数のＮ個のリンク
   経路に沿つて送信される前記ワードを有するフレ
   ームを構成し、各経路は１対のターミナルを接続
   し、所定のバンド幅を有し、異なつた遅延を有す
   ることができ、データの歪みを阻止するために前
   記異なつた遅延に関係なく前記各経路から前記共
   通のデータを受信可能に構成されている方法にお
   いて、 タグ番号を表わす多重フレーム番号をそれぞれ
   １つのワードよりなるＮ個のサンプルにそれぞれ
   付加し、 各フレームに対して前記多重フレーム番号をイ
   ンデツクスし、 前記番号を前記システムワードの各ワード中の
   所定のビツト位置に挿入し、 前記デジタル交換システムを介して前記Ｎ個の
   サンプルに対してＮ個の独立したリンク経路を設
   定し、 各経路の受信目的地において前記Ｎ個のサンプ
   ルを受信し、 ワードを再構成するために同じタグ番号を有す
   るＮ個のサンプルを再構成してＮを正の整数とす
   るとき前記所定のバンド幅をＮ倍に実効的に増加
   させることを特徴とする複数のワードで構成され
   る共通データをデジタル交換システムが送受信で
   きるようにする方法。 １４ Ｎが２乃至30の正の整数である特許請求の
   範囲第１３項記載の方法。 １５ 前記システムワードが16ビツトワードであ
   り、各ワードがビツトフオーマツトＦ，Ｅ，Ｄ，
   Ｃ，Ｂ，Ａ，９，８，７，６，５，４，３，２，
   １，０を有する32個のワードが１フレームを構成
   している特許請求の範囲第１３項記載の方法。 １６ 前記多フレーム番号が毎フレームごとにモ
   ジユロ１６においてインデツクスされる特許請求
   の範囲第１５項記載の方法。 １７ 前記番号が各ワードのビツト４から１によ
   つて表されている特許請求の範囲第１５項記載の
   方法。 １８ ビツトＣ，Ｂ，Ａ，９，８，７，６，５が
   前記ワードに対するデータを含んでいる特許請求
   の範囲第１７項記載の方法。 １９ 前記サンプルを受信する段階において前記
   目的地における内容アドレス可能なメモリ
   （CAM）中に前記受信されたサンプルを蓄積する
   特許請求の範囲第１７項記載の方法。 ２０ 前記受信目的地において接続されるべきＮ
   個の経路のそれぞれに対してメモリCAMの１つ
   を配置する過程を含む特許請求の範囲第１７項記
   載の方法。 ２１ 分配制御回路網のバンド幅を増加させる装
   置であつて、前記分配制御交換回路網は、スイツ
   チを介して１対のデータライン間の接続を形成す
   るために関係するターミナルユニツトを介して複
   数のデータラインが結合されているグループスイ
   ツチを備えた形式のものであり、データライン間
   の各接続は各経路が同じ所定のバンド幅であるが
   異なつた遅延を有する複数の異なつた経路を取
   り、別々の経路のワードに分かれて送信される共
   通データは各ワードがそれぞれ所定のワード長を
   有し、所定数のワードがフレームを構成し、前記
   装置は、Ｎ個のリンク経路を介して送信される各
   ワードの属するフレームを示すタグ番号を示す所
   定数のビツトおよび所定数のデータビツトを含ん
   でいる送信された各ワードによりＮ個のリンク経
   路に沿つて送信された前記共通データと受信端に
   おいて同期するように動作する装置において、 前記交換システムに結合され、前記ワードのタ
   イミングを示すクロツク信号を出力するタイミン
   グ制御手段と、 前記受信端に位置して各リンク経路に１つ設け
   られ、第１の手段中に前記データを蓄積し、第２
   の関連する手段中に前記フレームを表す関係する
   アドレスを示す前記タグ番号を蓄積する如く動作
   する複数のメモリ手段と、 前記メモリ手段をアドレスして出力に前記関係
   するアドレスを示す信号を出力に供給する出力フ
   レームカウンタと、 前記メモリ手段に結合され、それらメモリ手段
   の全てがデータを有していることを示す出力信号
   を出力するように前記タグ番号の信号中前記メモ
   リ手段の全てがデータを有しているとき１つの状
   態を決定する手段と、 前記出力信号に応答して前記メモリ手段中に蓄
   積されているデータワードを前記出力信号にした
   がつて再構成する手段とを具備していることを特
   徴とする分配された制御交換回路網のバンド幅を
   増加させるための装置。 ２２ 前記メモリ手段は前記データを蓄積するた
   めのランダムアクセスメモリである第１の手段
   と、前記タグ番号を蓄積するための内容アクセス
   メモリ（CAM）とを具備している特許請求の範
   囲第２１項記載の装置。 ２３ 前記メモリ手段に書込みアドレスを与える
   入力フレームカウンタと、前記メモリ手段に書込
   みストロークを与えてワードを前記交換システム
   から前記メモリ手段中に蓄積させるチヤンネル割
   当て制御論理装置とを具備している特許請求の範
   囲第２１項記載の装置。 ２４ 前記メモリ手段に結合され、前記メモリ手
   段のいずれにもデータが存在しないことを検出し
   て出力側制御信号を出力する如く動作する検出手
   段と、前記出力フレームカウンタに結合されてそ
   れを前記制御信号を受信したときにインデツクス
   し、前記出力フレームカウンタに前記メモリ手段
   を再び同期させるためにそれにスタートアドレス
   を供給させる手段とを具備している特許請求の範
   囲第２１項記載の装置。 ２５ 前記ワードはビツトフオーマツトＦ，Ｅ，
   Ｄ，Ｃ，Ｂ，Ａ，９，８，７，６，５，４，３，
   ２，１，０の16ビツトワードであり、前記データ
   はビツトＣ，Ｂ，Ａ，９，８，７，６，５に含ま
   れ、前記タグ番号はビツト４，３，２，１中に含
   まれている特許請求の範囲第２１項記載の装置。 ２６ 32ワードが１フレームを構成している特許
   請求の範囲第２５項記載の装置。 ２７ Ｎが２乃至30の正の整数であり、バンド幅
   における前記増加が前記所定のバンド幅のＮ倍で
   ある特許請求の範囲第２１項記載の装置。