JPH02131646A - 通信制御装置 - Google Patents
通信制御装置Info
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- JPH02131646A JPH02131646A JP63285971A JP28597188A JPH02131646A JP H02131646 A JPH02131646 A JP H02131646A JP 63285971 A JP63285971 A JP 63285971A JP 28597188 A JP28597188 A JP 28597188A JP H02131646 A JPH02131646 A JP H02131646A
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- 230000005540 biological transmission Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 241000399119 Spio Species 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、通信制御装置に関し、さらに詳述すれば一対
の伝送路上に開設し得る複数の論理的データリンクを制
御する通信制御装置に関する．〔従来の技術〕 第３図は、ＣＣＩＴＴの勧告１．４３０に示された加入
者宅内網の構成を示すブロック図であって、図中ＴＥｏ
％ＴＥｎはそれぞれ電話，ファクシミリ等の端末機器で
ある．端末機器ｔＩｌ！ｏ−Ｔ［！ｎは宅内バス３０を
介してそれぞれ制御装置（ＮＴ）に接続され、制御装置
（ＮＴ）は電話線等の加入者線４０を終端するとともに
宅内バス３０を介してデータ伝送を制御する． ＣＣＩＴＴの勧告では、加入者線４０の基本インタフェ
ースには、端末機器用のデータ信号２系統と各種の制御
用信号１系統とが存在する．また、ＣＣＩＴＴの勧告に
よれば、制御装置（ＮＴ）には最大８台の端末機器Ｔｆ
！ｏ％ＴＥｎを接続し得るため、データ信号系が２系統
である宅内バス３０を介して、これら複数の端末機器（
↑ＥＯ）〜（ＴＥｎ）が同時的に通信を行うためには、
各端末機器に対応する固有の値を設定し、これらの固有
値に基づく時分割処理等により一対の信号線上に複数の
論理的データリンクの同時的開設を可能にする。従って
、各端末機器のデータ伝送を制御するために１系統の制
御用信号系が必要となる． 制御装置（ＮＴ）は、システムメモリの特定領域に各デ
ータリンク固有の値及びｌ又は複数組のシステムパラメ
ータ、即ち、送受信の状態，送信データ数，受信データ
数等の通信条件を決定する値を関連付けて記憶しておき
、データリンク開設時にはメモリ内のデータリンクを検
索して関連するシステムパラメータを読み出し、通信処
理を行うとともにシステムパラメータを更新してシステ
ムメモリへ戻すといったソフトウェア上の処理を行う．
〔発明が解決しようとする課題〕 上述の如き構成の従来の通信制御装置では、伝送路上に
開設し得る複数のデータリンク全部の固有値及び各デー
タリンクに関連するｌ又は複数組のパラメータをメモリ
に記憶するため、パラメータを記憶してあるメモリ領域
の全部を逐次検索して所要データリンクの固有値にアク
セスするために長時間を要し、従って検索時にバスを長
時間占有してしまい、通信制御の高速化が困難であると
いう問題点があった． また、実際に開設するデータリンクの数に拘わらず、開
設可能な全てのデータリンクの固有値及びシステムパラ
メータを記憶し得る相当範囲のメモリ領域をシステムメ
モリ内に確保しておかなければならず、通信システムが
不経済になるという問題点があった． 本発明はこのような問題を解決するためになされたもの
であって、所要データリンクに関連するシステムパラメ
ータを高速に検索できるとともに通信システムの経済性
を向上させる通信制御装置の提供を目的とする． 〔課題を解決するための手段〕 本発明の通信制御装置は、データリンク固有の値を記憶
するＣＡＭと、データリンク固有の値によってＣＡＭを
検索する検索手段と、データリンク固有の値によるＣＡ
Ｍへのアクセスに連動してそれぞれアクセスされる記憶
位置に、各データリンクに関連するパラメータを記憶す
るメモリとを備えたことを特徴とする． また、第２の本発明装置は、データリンク固有の値を記
憶するＣＡＭと、データリンク固有の値によってＣＡＭ
を挟索する検索手段と、パラメータを記憶する第１メモ
リと、パラメータが記憶されている第１メモリのアドレ
スを、該パラメータを有するデータリンク固有の値によ
るＣＡＭへのアクセスに連動してアクセスされる記憶位
置に記憶する第２メモリとを備えたことを特徴とする．
さらに、前記第１又は第２の本発明装置は、同一データ
リンクにて複数段階の通信処理を行う際、１段階の通信
処理が終了した後に該データリンク固有の値によるＣＡ
Ｍへのアクセスに連動してアクセスされるメモリのパラ
メータを、次に使用するパラメータへ更新するパラメー
タ更新手段と、データリンクを解放する際、該データリ
ンクに関連するＣＡＭ及び該ＣＡＭへのアクセスに連動
してアクセスされるメモリのデータを消去するデータク
リア手段と、データクリア手段がデータを消去したＣＡ
Ｍの空き領域を検索し、空き領域であるＣＡＭ及び該Ｃ
ＡＭへのアクセスに連動してアクセスされるメモリに、
データリンクに関連するデータを新たに書き込むデータ
書込み手段とを備えたことを特徴とする． 〔作用〕 第１の本発明装置は、オペレータ等によってデータリン
クが開設されると、このデータリンク固有の値をＣＡＭ
に記憶し、該データリンクに関連するパラメータを、Ｃ
ＡＭへのアクセスに連動してアクセスされる記憶位置に
書き込む．また、第２の本発明装置は、データリンク固
有の値をＣＡＭに記憶するとともに該データリンクに関
連するパラメータを第１メモリに記憶し、この第１メモ
リのアドレスを前記ＣＡＭへのアクセスに連動してアク
セスされる第２ＲＡＭの記憶位置に書き込む． 開設されたデータリンク上での通信が要求されると、該
データリンク固有の値によってＣＡＭを検索し、値が一
致した記憶位置へのアクセスに連動してアクセスし得る
第２メモリの記憶位置から、前記第１の本発明装置はパ
ラメータを読み出して通信処理を実行し、また前記第２
の本発明装置はパラメータを記憶してある第１メモリの
アドレスを読み出した後、第１メモリの該アドレスから
パラメータを読み出して通信処理を実行する．また、同
一データリンクにて複数段階の通信処理を行う場合、１
段階の通信処理が終了した後に該データリンク固有の値
によってＣＡＭを検索し、パラメータ更新手段が当該固
有値へのアクセスに連動してアクセスされるメモリの記
憶位置又は該メモリに記憶されているアドレスの記憶位
置に記憶されているパラメータを次に使用するパラメー
タへ更新する。
の伝送路上に開設し得る複数の論理的データリンクを制
御する通信制御装置に関する．〔従来の技術〕 第３図は、ＣＣＩＴＴの勧告１．４３０に示された加入
者宅内網の構成を示すブロック図であって、図中ＴＥｏ
％ＴＥｎはそれぞれ電話，ファクシミリ等の端末機器で
ある．端末機器ｔＩｌ！ｏ−Ｔ［！ｎは宅内バス３０を
介してそれぞれ制御装置（ＮＴ）に接続され、制御装置
（ＮＴ）は電話線等の加入者線４０を終端するとともに
宅内バス３０を介してデータ伝送を制御する． ＣＣＩＴＴの勧告では、加入者線４０の基本インタフェ
ースには、端末機器用のデータ信号２系統と各種の制御
用信号１系統とが存在する．また、ＣＣＩＴＴの勧告に
よれば、制御装置（ＮＴ）には最大８台の端末機器Ｔｆ
！ｏ％ＴＥｎを接続し得るため、データ信号系が２系統
である宅内バス３０を介して、これら複数の端末機器（
↑ＥＯ）〜（ＴＥｎ）が同時的に通信を行うためには、
各端末機器に対応する固有の値を設定し、これらの固有
値に基づく時分割処理等により一対の信号線上に複数の
論理的データリンクの同時的開設を可能にする。従って
、各端末機器のデータ伝送を制御するために１系統の制
御用信号系が必要となる． 制御装置（ＮＴ）は、システムメモリの特定領域に各デ
ータリンク固有の値及びｌ又は複数組のシステムパラメ
ータ、即ち、送受信の状態，送信データ数，受信データ
数等の通信条件を決定する値を関連付けて記憶しておき
、データリンク開設時にはメモリ内のデータリンクを検
索して関連するシステムパラメータを読み出し、通信処
理を行うとともにシステムパラメータを更新してシステ
ムメモリへ戻すといったソフトウェア上の処理を行う．
〔発明が解決しようとする課題〕 上述の如き構成の従来の通信制御装置では、伝送路上に
開設し得る複数のデータリンク全部の固有値及び各デー
タリンクに関連するｌ又は複数組のパラメータをメモリ
に記憶するため、パラメータを記憶してあるメモリ領域
の全部を逐次検索して所要データリンクの固有値にアク
セスするために長時間を要し、従って検索時にバスを長
時間占有してしまい、通信制御の高速化が困難であると
いう問題点があった． また、実際に開設するデータリンクの数に拘わらず、開
設可能な全てのデータリンクの固有値及びシステムパラ
メータを記憶し得る相当範囲のメモリ領域をシステムメ
モリ内に確保しておかなければならず、通信システムが
不経済になるという問題点があった． 本発明はこのような問題を解決するためになされたもの
であって、所要データリンクに関連するシステムパラメ
ータを高速に検索できるとともに通信システムの経済性
を向上させる通信制御装置の提供を目的とする． 〔課題を解決するための手段〕 本発明の通信制御装置は、データリンク固有の値を記憶
するＣＡＭと、データリンク固有の値によってＣＡＭを
検索する検索手段と、データリンク固有の値によるＣＡ
Ｍへのアクセスに連動してそれぞれアクセスされる記憶
位置に、各データリンクに関連するパラメータを記憶す
るメモリとを備えたことを特徴とする． また、第２の本発明装置は、データリンク固有の値を記
憶するＣＡＭと、データリンク固有の値によってＣＡＭ
を挟索する検索手段と、パラメータを記憶する第１メモ
リと、パラメータが記憶されている第１メモリのアドレ
スを、該パラメータを有するデータリンク固有の値によ
るＣＡＭへのアクセスに連動してアクセスされる記憶位
置に記憶する第２メモリとを備えたことを特徴とする．
さらに、前記第１又は第２の本発明装置は、同一データ
リンクにて複数段階の通信処理を行う際、１段階の通信
処理が終了した後に該データリンク固有の値によるＣＡ
Ｍへのアクセスに連動してアクセスされるメモリのパラ
メータを、次に使用するパラメータへ更新するパラメー
タ更新手段と、データリンクを解放する際、該データリ
ンクに関連するＣＡＭ及び該ＣＡＭへのアクセスに連動
してアクセスされるメモリのデータを消去するデータク
リア手段と、データクリア手段がデータを消去したＣＡ
Ｍの空き領域を検索し、空き領域であるＣＡＭ及び該Ｃ
ＡＭへのアクセスに連動してアクセスされるメモリに、
データリンクに関連するデータを新たに書き込むデータ
書込み手段とを備えたことを特徴とする． 〔作用〕 第１の本発明装置は、オペレータ等によってデータリン
クが開設されると、このデータリンク固有の値をＣＡＭ
に記憶し、該データリンクに関連するパラメータを、Ｃ
ＡＭへのアクセスに連動してアクセスされる記憶位置に
書き込む．また、第２の本発明装置は、データリンク固
有の値をＣＡＭに記憶するとともに該データリンクに関
連するパラメータを第１メモリに記憶し、この第１メモ
リのアドレスを前記ＣＡＭへのアクセスに連動してアク
セスされる第２ＲＡＭの記憶位置に書き込む． 開設されたデータリンク上での通信が要求されると、該
データリンク固有の値によってＣＡＭを検索し、値が一
致した記憶位置へのアクセスに連動してアクセスし得る
第２メモリの記憶位置から、前記第１の本発明装置はパ
ラメータを読み出して通信処理を実行し、また前記第２
の本発明装置はパラメータを記憶してある第１メモリの
アドレスを読み出した後、第１メモリの該アドレスから
パラメータを読み出して通信処理を実行する．また、同
一データリンクにて複数段階の通信処理を行う場合、１
段階の通信処理が終了した後に該データリンク固有の値
によってＣＡＭを検索し、パラメータ更新手段が当該固
有値へのアクセスに連動してアクセスされるメモリの記
憶位置又は該メモリに記憶されているアドレスの記憶位
置に記憶されているパラメータを次に使用するパラメー
タへ更新する。
さらに、データリンクを解放する際、該データリンク固
有の値でＣＡＭを検索し、データクリア手段が該データ
リンクに関連するデータをＣＡＭ及びメモリから消去し
て記憶領域を空き領域とし、またデータ書き込み手段は
、空き領域を検索し、この空き領域にデータリンクに関
連するデータを新たに書き込む． 〔実施例〕 以下、本発明をその実施例を示す図面に基づき詳述する
。
有の値でＣＡＭを検索し、データクリア手段が該データ
リンクに関連するデータをＣＡＭ及びメモリから消去し
て記憶領域を空き領域とし、またデータ書き込み手段は
、空き領域を検索し、この空き領域にデータリンクに関
連するデータを新たに書き込む． 〔実施例〕 以下、本発明をその実施例を示す図面に基づき詳述する
。
第１図は、本発明に係る通信制御装置の構成を示すブロ
ック図であって、ＨＤＬＣ制御によってデータリンクを
制御し、その構成はＣＣＩＴＴ勧告！．４４０， １．
４４１に従うものである．図中１は、１セルが１ビット
に充当され、１３ビットを１ワードとする各ワードにデ
ータリンク固有の値ＤＬＩ〜ｌ）ＬＩＯを記憶する１０
ワードのＣＡＭセルアレイ、また図中２は、ｌセルが１
ビットに充当され、５０ビットを１ワードとする各ワー
ドにシステムパラメータＳＰ １−ＳＰＩＯを記憶する
とともに、各ワードが対応するＣＡＭセルアレイ１のワ
ードと連結された１０ワードのＲＡＭセルアレイである
．ＣＡＭセルアレイ１の各ビットはＣＡＭ制御部３とビ
ソト線ＩＱ １−１［１１３によって接続され、ＣＡＭ
制御部３はＣＡＭセルアレイ１に対する読出し，書き込
み，検索を制御する．また、ＲＡＭセルアレイ２の各ビ
ットはビット線ＩＰＩ〜ＩＰ５０によってＲＡＭ制御部
４と接続され、ＲＡＭ制御部４はＲＡＭセルアレイ２に
対する読出し，書込みを制御する． 多重応答分解器５はＣＡＭセルアレイ１の各ワードと応
答線Ｒ１〜ＲＩＯによって接続され、ＣＡＭセルアレイ
１における検索の結果、該当するデータリンクが複数存
在する場合、１つを選ぶ／１１次処理する／一度に処理
する等の処理のいずれかを選択し、選択した処理に応じ
たデータリンクのアドレスをアドレス線Ａ１からアドレ
ス選択器６へ出力する。アドレス選択器６はＲＡＭセル
アレイ２の各ワードとワード線引〜−１０によって接続
され、多重応答分解器５からアドレス線＾ｌを介して、
又は装置外部からアドレス線＾２を介して指定されるア
ドレスに相当するＲＡＭセルアレイ２のワードを選択す
る。
ック図であって、ＨＤＬＣ制御によってデータリンクを
制御し、その構成はＣＣＩＴＴ勧告！．４４０， １．
４４１に従うものである．図中１は、１セルが１ビット
に充当され、１３ビットを１ワードとする各ワードにデ
ータリンク固有の値ＤＬＩ〜ｌ）ＬＩＯを記憶する１０
ワードのＣＡＭセルアレイ、また図中２は、ｌセルが１
ビットに充当され、５０ビットを１ワードとする各ワー
ドにシステムパラメータＳＰ １−ＳＰＩＯを記憶する
とともに、各ワードが対応するＣＡＭセルアレイ１のワ
ードと連結された１０ワードのＲＡＭセルアレイである
．ＣＡＭセルアレイ１の各ビットはＣＡＭ制御部３とビ
ソト線ＩＱ １−１［１１３によって接続され、ＣＡＭ
制御部３はＣＡＭセルアレイ１に対する読出し，書き込
み，検索を制御する．また、ＲＡＭセルアレイ２の各ビ
ットはビット線ＩＰＩ〜ＩＰ５０によってＲＡＭ制御部
４と接続され、ＲＡＭ制御部４はＲＡＭセルアレイ２に
対する読出し，書込みを制御する． 多重応答分解器５はＣＡＭセルアレイ１の各ワードと応
答線Ｒ１〜ＲＩＯによって接続され、ＣＡＭセルアレイ
１における検索の結果、該当するデータリンクが複数存
在する場合、１つを選ぶ／１１次処理する／一度に処理
する等の処理のいずれかを選択し、選択した処理に応じ
たデータリンクのアドレスをアドレス線Ａ１からアドレ
ス選択器６へ出力する。アドレス選択器６はＲＡＭセル
アレイ２の各ワードとワード線引〜−１０によって接続
され、多重応答分解器５からアドレス線＾ｌを介して、
又は装置外部からアドレス線＾２を介して指定されるア
ドレスに相当するＲＡＭセルアレイ２のワードを選択す
る。
また、データリンク固有の値ＤＬＩ〜ＤＬＩＯ及び関連
するパラメータＳＰＩ〜ＳＰＩＯは、それぞれ出力線Ｏ
Ｄ１３〜００１及びＯＰ５０〜ＯＰＩを介してＣＡＭセ
ルアレイ１及びＲＡＭセルアレイ２から装置外部へ出力
される。
するパラメータＳＰＩ〜ＳＰＩＯは、それぞれ出力線Ｏ
Ｄ１３〜００１及びＯＰ５０〜ＯＰＩを介してＣＡＭセ
ルアレイ１及びＲＡＭセルアレイ２から装置外部へ出力
される。
次に動作について説明する．オペレータによってデータ
リンクの固有値が設定されると、そのデータリンク固有
の値がビット線ＩＤ１３〜１０１を介してＣＡＭセルア
レイ１の空きワード等の所要ワ−ドに書き込まれ、さら
に、このワードに連結するＲＡＭセルアレイ２のワード
に、当該データリンクに関連するシステムパラメータが
ビット線Ｉ Ｐ５０〜ＩＰＩを介して書き込まれる． 既に設定されたデータリンクが解放されない内に別のデ
ータリンクが設定されると、そのデータリンク固有の値
及びシステムパラメータが上述と同様の手順でＣＡＭセ
ルアレイ１及びＲＡＭセルアレイ２の別の空き領域に書
き込まれる。
リンクの固有値が設定されると、そのデータリンク固有
の値がビット線ＩＤ１３〜１０１を介してＣＡＭセルア
レイ１の空きワード等の所要ワ−ドに書き込まれ、さら
に、このワードに連結するＲＡＭセルアレイ２のワード
に、当該データリンクに関連するシステムパラメータが
ビット線Ｉ Ｐ５０〜ＩＰＩを介して書き込まれる． 既に設定されたデータリンクが解放されない内に別のデ
ータリンクが設定されると、そのデータリンク固有の値
及びシステムパラメータが上述と同様の手順でＣＡＭセ
ルアレイ１及びＲＡＭセルアレイ２の別の空き領域に書
き込まれる。
また、既に設定したデータリンク上での通信処理が要求
された場合は、そのデータリンク固有の値によってＣＡ
Ｍセルアレイ１を検索し、検索の結果、ＣＡＭ制御部３
はその固有値をデータリンク出力線ＯＤ１３〜００１を
介して装置外部へ出力する一方、値が一致したデータリ
ンクのワードアドレスを多重応答分解器５へ出力する．
一致するデータリンクが複数存在する場合、１つを選択
する／頃次処理する／一度に処理する等、いずれかの処
理を選択し、選択した処理に応じたデータリンクのアド
レスをアドレス線Ａ１を介してアドレス選択器６へ出力
する。
された場合は、そのデータリンク固有の値によってＣＡ
Ｍセルアレイ１を検索し、検索の結果、ＣＡＭ制御部３
はその固有値をデータリンク出力線ＯＤ１３〜００１を
介して装置外部へ出力する一方、値が一致したデータリ
ンクのワードアドレスを多重応答分解器５へ出力する．
一致するデータリンクが複数存在する場合、１つを選択
する／頃次処理する／一度に処理する等、いずれかの処
理を選択し、選択した処理に応じたデータリンクのアド
レスをアドレス線Ａ１を介してアドレス選択器６へ出力
する。
アドレス選択器６は、多重応答分解器５からアドレス線
Ａ１を介して、又は装置外部からアドレスＡ２を介して
与えられるアドレスに基づきワード線一１〜−１０を介
してＲＡＭセルアレイ２０所要ワードにアクセスし、Ｒ
ＡＭ制御部４はそのワードに記憶されているシステムパ
ラメータをパラメータ出力線ＯＰ４９〜ＯＰＩを介して
装置外部へ出力し、当該データリンク上での通信処理を
遂行する．また、データリンクが解放された際は、該デ
ータリンクの固有値を記憶しているワード及びこのワー
ドに対応するＲＡＭセルアレイ２のパラメータを消去し
て空き領域とし、空き領域となったワードのアドレスを
システムメモリ内の所定レジスタに記憶しておき、新た
なデータリンクに関連するデータの書込みに備える。
Ａ１を介して、又は装置外部からアドレスＡ２を介して
与えられるアドレスに基づきワード線一１〜−１０を介
してＲＡＭセルアレイ２０所要ワードにアクセスし、Ｒ
ＡＭ制御部４はそのワードに記憶されているシステムパ
ラメータをパラメータ出力線ＯＰ４９〜ＯＰＩを介して
装置外部へ出力し、当該データリンク上での通信処理を
遂行する．また、データリンクが解放された際は、該デ
ータリンクの固有値を記憶しているワード及びこのワー
ドに対応するＲＡＭセルアレイ２のパラメータを消去し
て空き領域とし、空き領域となったワードのアドレスを
システムメモリ内の所定レジスタに記憶しておき、新た
なデータリンクに関連するデータの書込みに備える。
また、第２図は本発明に係る通信制御装置の第２の実施
例構成を説明する櫃念図であって、図中１は、■セルが
１ビットに充当され、１３ビットを１ワードとする各ワ
ードにデータリンク固有の値ＤＬＩ〜ＯＬＩＯを各ワー
ドに記憶する１０ワードのＣＡＭセルアレイである．さ
らに、システムパラメータを記憶し得る大きさの領域を
第Ｉ ＲＡＭ７としてシステムメモリの所定領域に確保
しておく。図中、２ａは１セルが１ビントに充当され、
５０ビ，トを１ワードとする各ワードが対応するＣＡＭ
セルアレイｌのワードと連結されたＩＯワードのセルア
レイからなる第２ＲＡＭ２ａであって、各ワードにＣＡ
Ｍセルアレイ１の値ＤＬＩ −ＯＬＩＯに関連するシス
テムパラメータを記憶した前記第ＩＲＡＭ７のアドレス
ＡＤＩ〜ＡＤＩＯを記憶する。
例構成を説明する櫃念図であって、図中１は、■セルが
１ビットに充当され、１３ビットを１ワードとする各ワ
ードにデータリンク固有の値ＤＬＩ〜ＯＬＩＯを各ワー
ドに記憶する１０ワードのＣＡＭセルアレイである．さ
らに、システムパラメータを記憶し得る大きさの領域を
第Ｉ ＲＡＭ７としてシステムメモリの所定領域に確保
しておく。図中、２ａは１セルが１ビントに充当され、
５０ビ，トを１ワードとする各ワードが対応するＣＡＭ
セルアレイｌのワードと連結されたＩＯワードのセルア
レイからなる第２ＲＡＭ２ａであって、各ワードにＣＡ
Ｍセルアレイ１の値ＤＬＩ −ＯＬＩＯに関連するシス
テムパラメータを記憶した前記第ＩＲＡＭ７のアドレス
ＡＤＩ〜ＡＤＩＯを記憶する。
なお、第２実施例の他の構成は前述の実施例と同様であ
る． 第２図は、ＣＡＭセルアレイ１の所定ワード１１にデー
タリンク固有の値「３３」が書き込まれ、関連するシス
テムパラメータｒＡＢｃＤＥＦＪが第ＩＲＡＭ７のレジ
スタ７ｌに書き込まれ、第ＩＲＡＭ７のレジスタ７１の
アドレスｒ ４４４４ Ｊが、前記データリンク固有の
値「３３」が書き込まれたＣＡＭワード１１に連結する
第２ＲＡＭ２ａ（７）ＲＡＭワード２１に書き込まれた
状態を示した概念図である．次に動作につき説明する．
オペレータ等によってデータリンクが設定されると、Ｃ
ＡＭセルアレイ１の空きワードｌ１にデータリンク固有
の値「３３」を書き込み、第ＩＲＡＭ？内にシステムパ
ラメータを記憶し得る広さのレジスタ７１を確保してア
ドレスｒ４４４４Ｊのこのレジスタ７１にシステムパラ
メータ［八ＢＣＤＥＦＪを書き込む．さらに、第２ＲＡ
Ｍ２ａ内の、前記データリンク固有の値「３３」が書き
込まれたＣＡＭセルアレイｌのＣＡＭワード１１に連結
するＲＡＭワード２１に第ＩＲＡＭ７のアドレスｒ ４
４４４ Ｊを書き込む． その後、設定されたデータリンクが解放されない内に別
のデータリンクが設定されると、そのデータリンク固有
の値，システムパラメータ及びこれを記憶した第ＩＲＡ
Ｍ７のアドレスが上述と同様の手順でＣＡＭセルアレイ
ｌ及び第２ＲＡＭ２ａの別の空き領域に書き込まれる． 次に、以前に設定されたデータリンク上での通信が要求
された場合、そのデータリンク固有の値でＣＡＭセルア
レイ１を検索し、一致応答のあったＣＡＭセルアレイｌ
のワードに連結した第２ＲＡＭ２ａのワードから所要シ
ステムパラメータが記憶されている第ＩＲＡＭ７のアド
レスを続出した後、第ＩＲＡＭ７の該アドレスにアクセ
スして所要システムパラメータを読み出して通信を行う
．また、前述の両実施例いずれの場合も、同一データリ
ンク下にて複数段階の通信処理を行う場合、１段階の通
信処理終了後は、該データリンクの固有値によってＣＡ
Ｍセルアレイ１を検索し、次段階に通用されるシステム
パラメータを、当該データリンクに対応するＲＡＭセル
アレイ２又は第ＩＲＡＭ７に書き込んでパラメータを更
新する．さらに、データリンクを解放する際は、該デー
タリンク固有の値でＣＡＭセルアレイｌを検索し、一致
応答のあったＣＡＭセルアレイ１に対応するメモリに記
憶されているそれぞれのデータを消去して空き領域とす
る． なお、本実施例では、空きワードとなったＣＡＭセルア
レイ１のワードアドレスを装置外Ｗのシステムメモリに
記憶しておく構成としたが、ＣＡＭセルアレイ１の１ビ
ントを、各ワードが使用中か否かを示すフラグビ７トと
する構成とすれば、空きアドレスの検索が装置内部で可
能となり、装置外部の制御回路を削減し得る． また、本実施例ではＣＧＩＴＴ勧告１．４４０， １．
４４１に従った構成のシステムにつき説明したが、これ
に限らず同様の処理，制御を行う伯のシステムにも通用
可能であり、同様の効果を奏する．〔発明の効果〕 本発明の通信制御装置は、データリンクの値をＣＡＭに
記憶し、ＣＡＭへのアクセスに連動してアクセスされる
メモリにパラメータ又はパラメータを記憶しているアド
レスを記憶することにより、システムパスを介するシス
テムメモリへのアクセスを減じて所要パラメータの検索
を高速化し、またシステムメモリの占有領域を削減して
経済的な通信システムを実現するという優れた効果を奏
する．
る． 第２図は、ＣＡＭセルアレイ１の所定ワード１１にデー
タリンク固有の値「３３」が書き込まれ、関連するシス
テムパラメータｒＡＢｃＤＥＦＪが第ＩＲＡＭ７のレジ
スタ７ｌに書き込まれ、第ＩＲＡＭ７のレジスタ７１の
アドレスｒ ４４４４ Ｊが、前記データリンク固有の
値「３３」が書き込まれたＣＡＭワード１１に連結する
第２ＲＡＭ２ａ（７）ＲＡＭワード２１に書き込まれた
状態を示した概念図である．次に動作につき説明する．
オペレータ等によってデータリンクが設定されると、Ｃ
ＡＭセルアレイ１の空きワードｌ１にデータリンク固有
の値「３３」を書き込み、第ＩＲＡＭ？内にシステムパ
ラメータを記憶し得る広さのレジスタ７１を確保してア
ドレスｒ４４４４Ｊのこのレジスタ７１にシステムパラ
メータ［八ＢＣＤＥＦＪを書き込む．さらに、第２ＲＡ
Ｍ２ａ内の、前記データリンク固有の値「３３」が書き
込まれたＣＡＭセルアレイｌのＣＡＭワード１１に連結
するＲＡＭワード２１に第ＩＲＡＭ７のアドレスｒ ４
４４４ Ｊを書き込む． その後、設定されたデータリンクが解放されない内に別
のデータリンクが設定されると、そのデータリンク固有
の値，システムパラメータ及びこれを記憶した第ＩＲＡ
Ｍ７のアドレスが上述と同様の手順でＣＡＭセルアレイ
ｌ及び第２ＲＡＭ２ａの別の空き領域に書き込まれる． 次に、以前に設定されたデータリンク上での通信が要求
された場合、そのデータリンク固有の値でＣＡＭセルア
レイ１を検索し、一致応答のあったＣＡＭセルアレイｌ
のワードに連結した第２ＲＡＭ２ａのワードから所要シ
ステムパラメータが記憶されている第ＩＲＡＭ７のアド
レスを続出した後、第ＩＲＡＭ７の該アドレスにアクセ
スして所要システムパラメータを読み出して通信を行う
．また、前述の両実施例いずれの場合も、同一データリ
ンク下にて複数段階の通信処理を行う場合、１段階の通
信処理終了後は、該データリンクの固有値によってＣＡ
Ｍセルアレイ１を検索し、次段階に通用されるシステム
パラメータを、当該データリンクに対応するＲＡＭセル
アレイ２又は第ＩＲＡＭ７に書き込んでパラメータを更
新する．さらに、データリンクを解放する際は、該デー
タリンク固有の値でＣＡＭセルアレイｌを検索し、一致
応答のあったＣＡＭセルアレイ１に対応するメモリに記
憶されているそれぞれのデータを消去して空き領域とす
る． なお、本実施例では、空きワードとなったＣＡＭセルア
レイ１のワードアドレスを装置外Ｗのシステムメモリに
記憶しておく構成としたが、ＣＡＭセルアレイ１の１ビ
ントを、各ワードが使用中か否かを示すフラグビ７トと
する構成とすれば、空きアドレスの検索が装置内部で可
能となり、装置外部の制御回路を削減し得る． また、本実施例ではＣＧＩＴＴ勧告１．４４０， １．
４４１に従った構成のシステムにつき説明したが、これ
に限らず同様の処理，制御を行う伯のシステムにも通用
可能であり、同様の効果を奏する．〔発明の効果〕 本発明の通信制御装置は、データリンクの値をＣＡＭに
記憶し、ＣＡＭへのアクセスに連動してアクセスされる
メモリにパラメータ又はパラメータを記憶しているアド
レスを記憶することにより、システムパスを介するシス
テムメモリへのアクセスを減じて所要パラメータの検索
を高速化し、またシステムメモリの占有領域を削減して
経済的な通信システムを実現するという優れた効果を奏
する．
第１図は本発明に係る通信制御装置の構成を示すプロノ
ク図、第２図は本発明に係る他の実施例構成を示す概念
図、第３図は加入者宅内網の構成を示すブロック図であ
る． １・・・ＣＡＭセルアレイ ２・・・ＲＡＭセルアレイ
２ａ−第２ＲＡＭ ３−ＣＡＭ制御部 ４ ・Ｒ Ａ
Ｍ制御部 ５・・・多重応答分解器 ６・・・アドレ
ス選択器 ７・・・第ＩＲＡＭ １１・・・ＣＡＭワ
ード ２１・・・ＲＡＭワード ７１・・・レジスタ なお、図中、同一符号は同一、又は相当部分を示す．
ク図、第２図は本発明に係る他の実施例構成を示す概念
図、第３図は加入者宅内網の構成を示すブロック図であ
る． １・・・ＣＡＭセルアレイ ２・・・ＲＡＭセルアレイ
２ａ−第２ＲＡＭ ３−ＣＡＭ制御部 ４ ・Ｒ Ａ
Ｍ制御部 ５・・・多重応答分解器 ６・・・アドレ
ス選択器 ７・・・第ＩＲＡＭ １１・・・ＣＡＭワ
ード ２１・・・ＲＡＭワード ７１・・・レジスタ なお、図中、同一符号は同一、又は相当部分を示す．
Claims (1)
- 【特許請求の範囲】 １、それぞれに固有の値を設定することにより、一対の
伝送路上に複数の論理的データリンクを同時的に開設す
ることが可能であって、各データリンクにて実行する通
信手順諸段階の条件をパラメータによって指定する通信
制御装置において、 データリンク固有の値を記憶するＣＡＭと、データリン
ク固有の値によってＣＡＭを検 索する検索手段と、 データリンク固有の値によるＣＡＭへのア クセスに連動してそれぞれアクセスされる記憶位置に、
各データリンクに関連するパラメータを記憶するメモリ
と を備えたことを特徴とする通信制御装置。 ２、それぞれに固有の値を設定することにより、一対の
伝送路上に複数の論理的データリンクを同時的に開設す
ることが可能であって、各データリンクにて実行する通
信手順諸段階の条件をパラメータによって指定する通信
制御装置において、 データリンク固有の値を記憶するＣＡＭと、データリン
ク固有の値によってＣＡＭを検 索する検索手段と、 パラメータを記憶する第１メモリと、 パラメータが記憶されている第１メモリの アドレスを、該パラメータを有するデータリンク固有の
値によるＣＡＭへのアクセスに連動してアクセスされる
記憶位置に記憶する第２メモリと を備えたことを特徴とする通信制御装置。 ３、同一データリンクにて複数段階の通信処理を行う際
、１段階の通信処理が終了した後に該データリンクの固
有値によるＣＡＭへのアクセスに連動してアクセスされ
るメモリのパラメータを、次に使用するパラメータへ更
新するパラメータ更新手段と、 データリンクを解放する際、該データリン クに関連するＣＡＭ及び該ＣＡＭへのアクセスに連動し
てアクセスされるメモリのデータを消去するデータクリ
ア手段と、 データクリア手段がデータを消去したＣＡ Ｍの空き領域を検索し、空き領域であるＣＡＭ及び該Ｃ
ＡＭへのアクセスに連動してアクセスされるメモリに、
データリンクに関連するデータを新たに書き込むデータ
書込み手段と を備えた請求項１又は２記載の通信制御装 置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285971A JPH02131646A (ja) | 1988-11-11 | 1988-11-11 | 通信制御装置 |
| US07/421,872 US5048010A (en) | 1988-11-11 | 1989-10-16 | Communication control processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285971A JPH02131646A (ja) | 1988-11-11 | 1988-11-11 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02131646A true JPH02131646A (ja) | 1990-05-21 |
Family
ID=17698339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285971A Pending JPH02131646A (ja) | 1988-11-11 | 1988-11-11 | 通信制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5048010A (ja) |
| JP (1) | JPH02131646A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2686991A1 (fr) * | 1992-02-05 | 1993-07-30 | Sextant Avionique | Procede, systeme et processeur de communication entre une pluralite de sous-ensembles d'un equipement. |
| JP2848736B2 (ja) * | 1992-04-02 | 1999-01-20 | 三菱電機株式会社 | ネットワークシステム |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3908092A (en) * | 1973-12-21 | 1975-09-23 | Bell Telephone Labor Inc | Program controlled time division switching systems |
| US4389720A (en) * | 1981-04-23 | 1983-06-21 | Bell Telephone Laboratories, Incorporated | Distributed digital conferencing system |
| US4536877A (en) * | 1983-01-21 | 1985-08-20 | E-Systems, Inc. | Tack-on acknowledgment in computer networks |
| BE898959A (nl) * | 1984-02-21 | 1984-08-21 | Bell Telephone Mfg | Telecommunicatie schakelsysteem en daarin toegepaste prioriteitsinrichting |
| US4608684A (en) * | 1984-03-26 | 1986-08-26 | Itt Corporation | Digital switching systems employing multi-channel frame association apparatus |
| US4639910A (en) * | 1984-12-14 | 1987-01-27 | Itt Corporation | Apparatus for establishing communication paths |
| US4963862B1 (en) * | 1988-01-07 | 1999-11-02 | Mitsubishi Electric Corp | Terminal equipment identifier control circuit |
| JPH01185044A (ja) * | 1988-01-19 | 1989-07-24 | Mitsubishi Electric Corp | 端末識別子管理回路 |
| JPH01223697A (ja) * | 1988-03-01 | 1989-09-06 | Mitsubishi Electric Corp | 内容番地付け記憶装置 |
-
1988
- 1988-11-11 JP JP63285971A patent/JPH02131646A/ja active Pending
-
1989
- 1989-10-16 US US07/421,872 patent/US5048010A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5048010A (en) | 1991-09-10 |
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