JPH02131646A - 通信制御装置 - Google Patents

通信制御装置

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JPH02131646A
JPH02131646A JP63285971A JP28597188A JPH02131646A JP H02131646 A JPH02131646 A JP H02131646A JP 63285971 A JP63285971 A JP 63285971A JP 28597188 A JP28597188 A JP 28597188A JP H02131646 A JPH02131646 A JP H02131646A
Authority
JP
Japan
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data link
cam
memory
data
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63285971A
Other languages
English (en)
Inventor
Takeo Nakabayashi
中林 竹雄
Hirohisa Machida
町田 浩久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US07/421,872 priority patent/US5048010A/en
Publication of JPH02131646A publication Critical patent/JPH02131646A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q11/00Selecting arrangements for multiplex systems
    • H04Q11/04Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Communication Control (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Small-Scale Networks (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信制御装置に関し、さらに詳述すれば一対
の伝送路上に開設し得る複数の論理的データリンクを制
御する通信制御装置に関する.〔従来の技術〕 第3図は、CCITTの勧告1.430に示された加入
者宅内網の構成を示すブロック図であって、図中TEo
%TEnはそれぞれ電話,ファクシミリ等の端末機器で
ある.端末機器tIl!o−T[!nは宅内バス30を
介してそれぞれ制御装置(NT)に接続され、制御装置
(NT)は電話線等の加入者線40を終端するとともに
宅内バス30を介してデータ伝送を制御する. CCITTの勧告では、加入者線40の基本インタフェ
ースには、端末機器用のデータ信号2系統と各種の制御
用信号1系統とが存在する.また、CCITTの勧告に
よれば、制御装置(NT)には最大8台の端末機器Tf
!o%TEnを接続し得るため、データ信号系が2系統
である宅内バス30を介して、これら複数の端末機器(
↑EO)〜(TEn)が同時的に通信を行うためには、
各端末機器に対応する固有の値を設定し、これらの固有
値に基づく時分割処理等により一対の信号線上に複数の
論理的データリンクの同時的開設を可能にする。従って
、各端末機器のデータ伝送を制御するために1系統の制
御用信号系が必要となる. 制御装置(NT)は、システムメモリの特定領域に各デ
ータリンク固有の値及びl又は複数組のシステムパラメ
ータ、即ち、送受信の状態,送信データ数,受信データ
数等の通信条件を決定する値を関連付けて記憶しておき
、データリンク開設時にはメモリ内のデータリンクを検
索して関連するシステムパラメータを読み出し、通信処
理を行うとともにシステムパラメータを更新してシステ
ムメモリへ戻すといったソフトウェア上の処理を行う.
〔発明が解決しようとする課題〕 上述の如き構成の従来の通信制御装置では、伝送路上に
開設し得る複数のデータリンク全部の固有値及び各デー
タリンクに関連するl又は複数組のパラメータをメモリ
に記憶するため、パラメータを記憶してあるメモリ領域
の全部を逐次検索して所要データリンクの固有値にアク
セスするために長時間を要し、従って検索時にバスを長
時間占有してしまい、通信制御の高速化が困難であると
いう問題点があった. また、実際に開設するデータリンクの数に拘わらず、開
設可能な全てのデータリンクの固有値及びシステムパラ
メータを記憶し得る相当範囲のメモリ領域をシステムメ
モリ内に確保しておかなければならず、通信システムが
不経済になるという問題点があった. 本発明はこのような問題を解決するためになされたもの
であって、所要データリンクに関連するシステムパラメ
ータを高速に検索できるとともに通信システムの経済性
を向上させる通信制御装置の提供を目的とする. 〔課題を解決するための手段〕 本発明の通信制御装置は、データリンク固有の値を記憶
するCAMと、データリンク固有の値によってCAMを
検索する検索手段と、データリンク固有の値によるCA
Mへのアクセスに連動してそれぞれアクセスされる記憶
位置に、各データリンクに関連するパラメータを記憶す
るメモリとを備えたことを特徴とする. また、第2の本発明装置は、データリンク固有の値を記
憶するCAMと、データリンク固有の値によってCAM
を挟索する検索手段と、パラメータを記憶する第1メモ
リと、パラメータが記憶されている第1メモリのアドレ
スを、該パラメータを有するデータリンク固有の値によ
るCAMへのアクセスに連動してアクセスされる記憶位
置に記憶する第2メモリとを備えたことを特徴とする.
さらに、前記第1又は第2の本発明装置は、同一データ
リンクにて複数段階の通信処理を行う際、1段階の通信
処理が終了した後に該データリンク固有の値によるCA
Mへのアクセスに連動してアクセスされるメモリのパラ
メータを、次に使用するパラメータへ更新するパラメー
タ更新手段と、データリンクを解放する際、該データリ
ンクに関連するCAM及び該CAMへのアクセスに連動
してアクセスされるメモリのデータを消去するデータク
リア手段と、データクリア手段がデータを消去したCA
Mの空き領域を検索し、空き領域であるCAM及び該C
AMへのアクセスに連動してアクセスされるメモリに、
データリンクに関連するデータを新たに書き込むデータ
書込み手段とを備えたことを特徴とする. 〔作用〕 第1の本発明装置は、オペレータ等によってデータリン
クが開設されると、このデータリンク固有の値をCAM
に記憶し、該データリンクに関連するパラメータを、C
AMへのアクセスに連動してアクセスされる記憶位置に
書き込む.また、第2の本発明装置は、データリンク固
有の値をCAMに記憶するとともに該データリンクに関
連するパラメータを第1メモリに記憶し、この第1メモ
リのアドレスを前記CAMへのアクセスに連動してアク
セスされる第2RAMの記憶位置に書き込む. 開設されたデータリンク上での通信が要求されると、該
データリンク固有の値によってCAMを検索し、値が一
致した記憶位置へのアクセスに連動してアクセスし得る
第2メモリの記憶位置から、前記第1の本発明装置はパ
ラメータを読み出して通信処理を実行し、また前記第2
の本発明装置はパラメータを記憶してある第1メモリの
アドレスを読み出した後、第1メモリの該アドレスから
パラメータを読み出して通信処理を実行する.また、同
一データリンクにて複数段階の通信処理を行う場合、1
段階の通信処理が終了した後に該データリンク固有の値
によってCAMを検索し、パラメータ更新手段が当該固
有値へのアクセスに連動してアクセスされるメモリの記
憶位置又は該メモリに記憶されているアドレスの記憶位
置に記憶されているパラメータを次に使用するパラメー
タへ更新する。
さらに、データリンクを解放する際、該データリンク固
有の値でCAMを検索し、データクリア手段が該データ
リンクに関連するデータをCAM及びメモリから消去し
て記憶領域を空き領域とし、またデータ書き込み手段は
、空き領域を検索し、この空き領域にデータリンクに関
連するデータを新たに書き込む. 〔実施例〕 以下、本発明をその実施例を示す図面に基づき詳述する
第1図は、本発明に係る通信制御装置の構成を示すブロ
ック図であって、HDLC制御によってデータリンクを
制御し、その構成はCCITT勧告!.440, 1.
441に従うものである.図中1は、1セルが1ビット
に充当され、13ビットを1ワードとする各ワードにデ
ータリンク固有の値DLI〜l)LIOを記憶する10
ワードのCAMセルアレイ、また図中2は、lセルが1
ビットに充当され、50ビットを1ワードとする各ワー
ドにシステムパラメータSP 1−SPIOを記憶する
とともに、各ワードが対応するCAMセルアレイ1のワ
ードと連結された10ワードのRAMセルアレイである
.CAMセルアレイ1の各ビットはCAM制御部3とビ
ソト線IQ 1−1[113によって接続され、CAM
制御部3はCAMセルアレイ1に対する読出し,書き込
み,検索を制御する.また、RAMセルアレイ2の各ビ
ットはビット線IPI〜IP50によってRAM制御部
4と接続され、RAM制御部4はRAMセルアレイ2に
対する読出し,書込みを制御する. 多重応答分解器5はCAMセルアレイ1の各ワードと応
答線R1〜RIOによって接続され、CAMセルアレイ
1における検索の結果、該当するデータリンクが複数存
在する場合、1つを選ぶ/11次処理する/一度に処理
する等の処理のいずれかを選択し、選択した処理に応じ
たデータリンクのアドレスをアドレス線A1からアドレ
ス選択器6へ出力する。アドレス選択器6はRAMセル
アレイ2の各ワードとワード線引〜−10によって接続
され、多重応答分解器5からアドレス線^lを介して、
又は装置外部からアドレス線^2を介して指定されるア
ドレスに相当するRAMセルアレイ2のワードを選択す
る。
また、データリンク固有の値DLI〜DLIO及び関連
するパラメータSPI〜SPIOは、それぞれ出力線O
D13〜001及びOP50〜OPIを介してCAMセ
ルアレイ1及びRAMセルアレイ2から装置外部へ出力
される。
次に動作について説明する.オペレータによってデータ
リンクの固有値が設定されると、そのデータリンク固有
の値がビット線ID13〜101を介してCAMセルア
レイ1の空きワード等の所要ワ−ドに書き込まれ、さら
に、このワードに連結するRAMセルアレイ2のワード
に、当該データリンクに関連するシステムパラメータが
ビット線I P50〜IPIを介して書き込まれる. 既に設定されたデータリンクが解放されない内に別のデ
ータリンクが設定されると、そのデータリンク固有の値
及びシステムパラメータが上述と同様の手順でCAMセ
ルアレイ1及びRAMセルアレイ2の別の空き領域に書
き込まれる。
また、既に設定したデータリンク上での通信処理が要求
された場合は、そのデータリンク固有の値によってCA
Mセルアレイ1を検索し、検索の結果、CAM制御部3
はその固有値をデータリンク出力線OD13〜001を
介して装置外部へ出力する一方、値が一致したデータリ
ンクのワードアドレスを多重応答分解器5へ出力する.
一致するデータリンクが複数存在する場合、1つを選択
する/頃次処理する/一度に処理する等、いずれかの処
理を選択し、選択した処理に応じたデータリンクのアド
レスをアドレス線A1を介してアドレス選択器6へ出力
する。
アドレス選択器6は、多重応答分解器5からアドレス線
A1を介して、又は装置外部からアドレスA2を介して
与えられるアドレスに基づきワード線一1〜−10を介
してRAMセルアレイ20所要ワードにアクセスし、R
AM制御部4はそのワードに記憶されているシステムパ
ラメータをパラメータ出力線OP49〜OPIを介して
装置外部へ出力し、当該データリンク上での通信処理を
遂行する.また、データリンクが解放された際は、該デ
ータリンクの固有値を記憶しているワード及びこのワー
ドに対応するRAMセルアレイ2のパラメータを消去し
て空き領域とし、空き領域となったワードのアドレスを
システムメモリ内の所定レジスタに記憶しておき、新た
なデータリンクに関連するデータの書込みに備える。
また、第2図は本発明に係る通信制御装置の第2の実施
例構成を説明する櫃念図であって、図中1は、■セルが
1ビットに充当され、13ビットを1ワードとする各ワ
ードにデータリンク固有の値DLI〜OLIOを各ワー
ドに記憶する10ワードのCAMセルアレイである.さ
らに、システムパラメータを記憶し得る大きさの領域を
第I RAM7としてシステムメモリの所定領域に確保
しておく。図中、2aは1セルが1ビントに充当され、
50ビ,トを1ワードとする各ワードが対応するCAM
セルアレイlのワードと連結されたIOワードのセルア
レイからなる第2RAM2aであって、各ワードにCA
Mセルアレイ1の値DLI −OLIOに関連するシス
テムパラメータを記憶した前記第IRAM7のアドレス
ADI〜ADIOを記憶する。
なお、第2実施例の他の構成は前述の実施例と同様であ
る. 第2図は、CAMセルアレイ1の所定ワード11にデー
タリンク固有の値「33」が書き込まれ、関連するシス
テムパラメータrABcDEFJが第IRAM7のレジ
スタ7lに書き込まれ、第IRAM7のレジスタ71の
アドレスr 4444 Jが、前記データリンク固有の
値「33」が書き込まれたCAMワード11に連結する
第2RAM2a(7)RAMワード21に書き込まれた
状態を示した概念図である.次に動作につき説明する.
オペレータ等によってデータリンクが設定されると、C
AMセルアレイ1の空きワードl1にデータリンク固有
の値「33」を書き込み、第IRAM?内にシステムパ
ラメータを記憶し得る広さのレジスタ71を確保してア
ドレスr4444Jのこのレジスタ71にシステムパラ
メータ[八BCDEFJを書き込む.さらに、第2RA
M2a内の、前記データリンク固有の値「33」が書き
込まれたCAMセルアレイlのCAMワード11に連結
するRAMワード21に第IRAM7のアドレスr 4
444 Jを書き込む. その後、設定されたデータリンクが解放されない内に別
のデータリンクが設定されると、そのデータリンク固有
の値,システムパラメータ及びこれを記憶した第IRA
M7のアドレスが上述と同様の手順でCAMセルアレイ
l及び第2RAM2aの別の空き領域に書き込まれる. 次に、以前に設定されたデータリンク上での通信が要求
された場合、そのデータリンク固有の値でCAMセルア
レイ1を検索し、一致応答のあったCAMセルアレイl
のワードに連結した第2RAM2aのワードから所要シ
ステムパラメータが記憶されている第IRAM7のアド
レスを続出した後、第IRAM7の該アドレスにアクセ
スして所要システムパラメータを読み出して通信を行う
.また、前述の両実施例いずれの場合も、同一データリ
ンク下にて複数段階の通信処理を行う場合、1段階の通
信処理終了後は、該データリンクの固有値によってCA
Mセルアレイ1を検索し、次段階に通用されるシステム
パラメータを、当該データリンクに対応するRAMセル
アレイ2又は第IRAM7に書き込んでパラメータを更
新する.さらに、データリンクを解放する際は、該デー
タリンク固有の値でCAMセルアレイlを検索し、一致
応答のあったCAMセルアレイ1に対応するメモリに記
憶されているそれぞれのデータを消去して空き領域とす
る. なお、本実施例では、空きワードとなったCAMセルア
レイ1のワードアドレスを装置外Wのシステムメモリに
記憶しておく構成としたが、CAMセルアレイ1の1ビ
ントを、各ワードが使用中か否かを示すフラグビ7トと
する構成とすれば、空きアドレスの検索が装置内部で可
能となり、装置外部の制御回路を削減し得る. また、本実施例ではCGITT勧告1.440, 1.
441に従った構成のシステムにつき説明したが、これ
に限らず同様の処理,制御を行う伯のシステムにも通用
可能であり、同様の効果を奏する.〔発明の効果〕 本発明の通信制御装置は、データリンクの値をCAMに
記憶し、CAMへのアクセスに連動してアクセスされる
メモリにパラメータ又はパラメータを記憶しているアド
レスを記憶することにより、システムパスを介するシス
テムメモリへのアクセスを減じて所要パラメータの検索
を高速化し、またシステムメモリの占有領域を削減して
経済的な通信システムを実現するという優れた効果を奏
する.
【図面の簡単な説明】
第1図は本発明に係る通信制御装置の構成を示すプロノ
ク図、第2図は本発明に係る他の実施例構成を示す概念
図、第3図は加入者宅内網の構成を示すブロック図であ
る. 1・・・CAMセルアレイ 2・・・RAMセルアレイ
2a−第2RAM  3−CAM制御部 4 ・R A
 M制御部 5・・・多重応答分解器 6・・・アドレ
ス選択器 7・・・第IRAM  11・・・CAMワ
ード 21・・・RAMワード 71・・・レジスタ なお、図中、同一符号は同一、又は相当部分を示す.

Claims (1)

  1. 【特許請求の範囲】 1、それぞれに固有の値を設定することにより、一対の
    伝送路上に複数の論理的データリンクを同時的に開設す
    ることが可能であって、各データリンクにて実行する通
    信手順諸段階の条件をパラメータによって指定する通信
    制御装置において、 データリンク固有の値を記憶するCAMと、データリン
    ク固有の値によってCAMを検 索する検索手段と、 データリンク固有の値によるCAMへのア クセスに連動してそれぞれアクセスされる記憶位置に、
    各データリンクに関連するパラメータを記憶するメモリ
    と を備えたことを特徴とする通信制御装置。 2、それぞれに固有の値を設定することにより、一対の
    伝送路上に複数の論理的データリンクを同時的に開設す
    ることが可能であって、各データリンクにて実行する通
    信手順諸段階の条件をパラメータによって指定する通信
    制御装置において、 データリンク固有の値を記憶するCAMと、データリン
    ク固有の値によってCAMを検 索する検索手段と、 パラメータを記憶する第1メモリと、 パラメータが記憶されている第1メモリの アドレスを、該パラメータを有するデータリンク固有の
    値によるCAMへのアクセスに連動してアクセスされる
    記憶位置に記憶する第2メモリと を備えたことを特徴とする通信制御装置。 3、同一データリンクにて複数段階の通信処理を行う際
    、1段階の通信処理が終了した後に該データリンクの固
    有値によるCAMへのアクセスに連動してアクセスされ
    るメモリのパラメータを、次に使用するパラメータへ更
    新するパラメータ更新手段と、 データリンクを解放する際、該データリン クに関連するCAM及び該CAMへのアクセスに連動し
    てアクセスされるメモリのデータを消去するデータクリ
    ア手段と、 データクリア手段がデータを消去したCA Mの空き領域を検索し、空き領域であるCAM及び該C
    AMへのアクセスに連動してアクセスされるメモリに、
    データリンクに関連するデータを新たに書き込むデータ
    書込み手段と を備えた請求項1又は2記載の通信制御装 置。
JP63285971A 1988-11-11 1988-11-11 通信制御装置 Pending JPH02131646A (ja)

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US07/421,872 US5048010A (en) 1988-11-11 1989-10-16 Communication control processor

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