JPH04215149A - プログラマブルコントローラおよびその入出力信号交換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子機器の自動制御を
行うプログラマブルコントローラおよびその入出力信号
交換回路に関する。

【０００２】

【従来の技術】図９に従来のスキャンタイムの処理内容
の内訳を示す。

【０００３】図９において、シーケンス演算時間は演算
（ＣＰＵ）ユニットがアプリケーションプログラムに従
ってデータ交換領域から入力データを読み込み、シーケ
ンス演算を行ってデータ交換領域に出力データを書きこ
んだりしている時間である。次にリモートｉ／０入出力
時間はリモート入出力（ｉ／０）ユニットが上記データ
交換領域の出力データを読みとり外部装置へシリアル送
出したりまた逆に外部よりシリアルに送られてきた入力
データをデータ交換領域に格納する処理の時間である。

【０００４】従来ではデータ交換領域にはメモリを用い
ており、ＣＰＵユニットとリモートｉ／０のＣＰＵが１
つのメモリ領域を時分割にそれぞれアクセスしてデータ
交換を行なっていた。

【０００５】

【発明が解決しようとする課題】しかしながら、１つの
メモリ領域をＣＰＵユニットとリモートｉ／０のＣＰＵ
が時分割にアクセスしてデータ交換を行なう場合、リモ
ートｉ／０の点数が膨大になると上記データ交換に要す
る時間も増大し、プログラマブルコントローラのスキャ
ン時間全体が長くなってしまうという問題があった。

【０００６】より具体的には上記リモートｉ／０ユニッ
トの入出力データ更新処理の時間はシリアル転送するの
で、入出力データの更新処理に１バイト当り約１ｍｓか
かりもし入出力全部で１０００バイトのデータを転送す
るならばリモートｉ／０入出力時間が約１秒にもなって
しまう。これはプログラマブルコントローラのスキャン
タイムを伸ばす結果となりプログラマブルコントローラ
の性能を著しく低下させることになる。

【０００７】そこで、本発明の目的は、上述の点に鑑み
て、本体ユニット（ＣＰＵユニット）と入出力ユニット
（リモートｉ／０ユニット）との間で実行する入出力信
号の交換時間を短縮化することの可能なプログラマブル
コントローラおよびその入出力信号交換回路を提供する
ことにある。

【０００８】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、シーケンス演算を実行する本体ユ
ニットと、制御対象機器に対して入出力信号を転送する
入出力ユニットとの間で前記入出力信号の交換を行うプ
ログラマブルコントローラの入出力信号交換回路におい
て、下位アドレスが共通の複数のバンク領域を有し、双
方向からアクセス可能であって、一方向の下位アドレス
信号線およびデータ信号線を前記本体ユニットに接続し
、他方向の下位アドレス信号線およびデータ信号線を前
記入出力ユニットに接続した前記入出力信号の交換のた
めの記憶手段と、外部装置から受信の指示バンク情報を
保持し、当該指示バンク情報の示す特定バンクに対して
前記本体ユニットおよび前記入出力ユニットのアクセス
を許可するように前記記憶手段の両方向における各上位
アドレスを設定するバンク切替手段とを具えたことを特
徴とする。

【０００９】また、本発明は、シーケンス演算を実行す
る本体ユニットと制御対象機器に対して入出力信号を転
送する入出力ユニットとの間で前記入出力信号を交換す
るプログラマブルコントローラにおいて、複数のバンク
領域を有し、前記本体ユニットおよび前記入出力ユニッ
トの双方により記憶内容のアクセスの可能な記憶手段と
、前記記憶手段における、前記本体ユニットのアクセス
を許可するバンクおよび前記入出力ユニットのアクセス
を許可するバンクを予め定められた順序に従って切替え
るバンク切替手段とを具えたことを特徴とする。

【００１０】

【作用】本発明は、双方向からアクセス可能な記憶手段
に対してバンク方式でアクセスを行うことにより、本体
ユニットおよび入出力ユニットの双方が交換すべき入出
力信号を並行的に記憶手段に対してアクセス（読み／書
き）することができる。この結果、並行処理する時間だ
け従来の入出力信号の交換時間を短縮することができる
。また、記憶手段の上位アドレスを切替えることにより
一定順序でバンクの切替えを行うことができるので、本
体ユニット，入出力ユニット側双方では、記憶手段のバ
ンク切替えに伴うアドレス変換処理は必要なくバンクが
切替わっても一定範囲の共通アドレスを使用することが
できる。

【００１１】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１２】図１に本発明実施例におけるＣＰＵユニッ
ト１とリモートｉ／０ユニット３の接続状態を示す。

【００１３】図１においてＣＰＵユニット１とリモート
ｉ／０ユニット３は信号バス２で接続されている。また
＊ＴＥＤ信号がＣＰＵユニットから出力され、リモート
ｉ／０ユニット３のＣＰＵ４の割り込み入力に接続され
ている。＊ＴＥＤ信号はＣＰＵユニット１のシーケンス
演算が終わった直後に出力される数ｍｓの“Ｌ”レベル
のパルスであり、この＊ＴＥＤ信号の入力によりリモー
トｉ／０ユニット３はＣＰＵユニット１のスキャンタイ
ミングを検知する。

【００１４】デュアルポートメモリ（本発明の記憶手段
）６はＣＰＵユニット１とＣＰＵ４の両方から同時にア
クセスできるメモリであり、このメモリをデータ交換領
域として用いる。

【００１５】本実施例では、デュアルポート６内に図２
に示すように入出力データ格納用の３つのバンク領域を
設けており、ＣＰＵユニット１およびリモートｉ／０側
ではバンク切替レジスタ５に記憶された情報に基づき、
所定のバンク領域に対する入出力データの読み／書きを
行う。

【００１６】入出力信号交換回路５０の中のバンク切替
レジスタ（本発明のバンク切替手段）５は図３に示すよ
うに４つのデータ格納領域Ａ〜Ｄを有し、各データ格納
領域は２ビットのデータを格納する。バンク切換レジス
タ５の格納値はＣＰＵ４により更新される。データ格納
領域Ａに格納するビット値はリモートｉ／０ユニット３
により読出しを行うデュアルポートメモリ６上のバンク
を指定する。

【００１７】データ格納領域Ｂに格納するビット値はリ
モートｉ／０ユニット３により書き込みを行うデュアル
ポートメモリ６上のバンクを指定する。

【００１８】データ格納領域Ｃに格納するビット値はＣ
ＰＵユニット１の読出し先のデュアルポートメモリ６上
のバンクを指定する。

【００１９】データ格納領域Ｄに格納するビット値はＣ
ＰＵユニット１の書き込み先のデュアルポートメモリ６
上のバンクを指定する。

【００２０】これら各データ格納領域に記憶する２ビッ
トの値は“００”がバンク０を指定し、“０１”がバン
ク１を指定し、“１０”がバンク２を指定する。

【００２１】図４はバンク切替レジスタ５を用いたバン
ク切替回路の回路構成を示す。

【００２２】図４において、＊ＭＲＤ，＊ＭＷＲはＣＰ
Ｕユニットからのリード信号，ライト信号を示す。＊Ｐ
ＷＲ，＊ＰＲＤはリモートｉ／０ユニットからのライト
信号，リード信号である。バンク切替レジスタ５の各ビ
ットへデータバスのＤ７〜Ｄ０が接続され＊ＢＲＷＲ信
号によりバンク切替レジスタ５にデータバス上の各ビッ
ト値が書き込めるようになっている。デュアルポートメ
モリ６は容量１６ＫバイトでありＣＰＵユニット１側ア
ドレス信号線としてのＭＡ１１〜ＭＡ０７およびデータ
信号線（不図示）が一方のポートに接続され、リモート
ｉ／０ユニット３側のアドレス信号線としてのＰＡ１１
〜ＰＡ０８およびデータ信号線（不図示）が他方のポー
トに接続される。バンク切替レジスタ５により両ポート
の１２，１３ビット目の上位アドレスを切替えることに
よりアクセス対象のバンクを選択する。

【００２３】このような構成における入出力信号の転送
動作を図５，６のフローチャートを参照して説明する。 なお、図５，６はリモートｉ／０ユニット３側のＣＰＵ
４が実行する制御手順を示す。またＣＰＵユニット１側
は図９に示すような従来例と同様のタイミングでデュア
ルポートメモリに対する読み／書き動作を行うものとす
る。本実施例ではＣＰＵユニット１側の発生する読出し
／書き込みアドレス範囲はデュアルポートメモリ６に割
当てたアドレスの中の下位アドレス“０”〜“ＦＦＦ”
の範囲となる。

【００２４】初期状態において、制御対象機器からの入
力信号がデュアルポートメモリ６のバンク１に書き込ま
れた後、リモートｉ／０ユニット３のＣＰＵ４は、バン
ク切替レジスタ５のデータ格納領域Ｃ，Ｄにビット“０
１”を設定する。この結果、ＣＰＵユニット１の読取り
および書き込み可能なバンクはバンク１に設定される。 ＣＰＵユニット１側ではまず読出し信号＊ＭＲＤと共に
アドレス信号を“０”から順に発生する。このアドレス
信号とバンク切替レジスタ５の保持する上位アドレス信
号によりデュアルポートメモリ６のバンク１の先頭アド
レスから入力信号がＣＰＵユニット１により読出される
。

【００２５】一方、リモートｉ／０ユニット３側のＣＰ
Ｕ３はアドレス信号を“０”から順次に発生し、制御対
象機器から転送された入力信号をデュアルポートメモリ
６に書き込む。なお、このとき、バンク切替レジスタ５
はリモートｉ／０ユニット側の読取りバンクをバンク２
に設定しているので、上記ＣＰＵ４から送出される入力
信号はバンク２の先頭アドレスから順に書き込まれる（
図５のステップＳ１０）。

【００２６】入力信号全ての書き込みを終了すると、次
にリモートｉ／０ユニット３のＣＰＵ４は、バンク切替
レジスタ５のデータ格納領域Ｂのビット内容を現在のバ
ンク“２”の指定からバンク“０”の指定に更新する（
図５のステップＳ２０）。この結果、次回の入力信号の
書き込みはバンク２に対して行なわれる。次に、ＣＰＵ
４は入力バンク更新フラグを内部メモリにセットする（
図５のステップＳ３０）。この入力バンク更新フラグお
よび後述の出力バンクフラグは特定のバンクに対する全
ての入力信号および出力信号の書き込み／読出しを終了
したことを示す。

【００２７】続いて、ＣＰＵ４は出力バンク切替フラグ
がセットされていることを確認した後、すなわち、ＣＰ
Ｕユニット１側の出力信号の書き込みが終了したことを
確認する。次にＣＰＵ４はＣＰＵ４の読出しバンクを現
在の設定バンクから、ＣＰＵユニット１の書き込みの終
了したバンクに切替えるようにバンク切替レジスタ５デ
ータ格納領域Ａの格納値を変更する（図５のステップＳ
５０）。

【００２８】この後、ＣＰＵ４は出力バンク切替えフラ
グをリセットし、指定されたバンク（本例において、バ
ンク“０”）から出力信号を順次に読出し、制御対象機
器へ送信する（図５のステップＳ６０→Ｓ７０）。

【００２９】以下、リモートｉ／０ユニット３のＣＰＵ
４は上述の制御手順を実行し、リモートｉ／Ｏユニット
３側の入出力信号の読み／書き処理とＣＰＵユニット１
側の読み／書き処理とを非同期で繰り返し実行させる。 なお、ＣＰＵユニット１側の読み／書き処理の終了を＊
ＴＥＤ信号によりＣＰＵ４が検知した場合、図６の制御
手順を割込み的に実行し、ＣＰＵユニット１側の読み書
き対象のバンクの切替を予め定めた順序に従って切替え
る（図６のステップＳ１１０，Ｓ１３０）。

【００３０】参考のために、ＣＰＵユニット１，リモー
トｉ／０ユニットの読み／書きの対象となるバンクの順
序の一例を図８に示す。

【００３１】本実施例における入出力信号のデータ交換
装置では次のような利点がある。

【００３２】（１）デュアルポートメモリ６の上位アド
レスをバンク切替レジスタ５により設定することにより
デュアルポートメモリ６の読み／書き対象のバンクを指
定するので、ＣＰＵユニット１側，リモートｉ／０ユニ
ット３側両方とも読み／書きアドレスの発生時にはバン
ク指定を行う必要がない。すなわち、バンクが切替えら
れても発生するアドレス範囲は常に“０”〜“ＦＦＦ”
となる。

【００３３】このため、バンク切替えタイミング検知を
行う必要がなくなり、アドレス計算も簡単となる。

【００３４】（２）バンク切替レジスタ５の格納値を変
更することによりＣＰＵユニット１側やリモートｉ／０
ユニット３側のバンクに対する読み／書き順序を自由に
、任意の時期に変更できる。また、入出力信号が増大し
、デュアルポートメモリ６に拡張メモリを接続する場合
にも容易に対処することができる。

【００３５】（３）ＣＰＵユニット１とリモートｉ／０
ユニット３とは図７に示すように非同期でかつ平行状態
でもデュアルポートメモリ６にアクセスすることができ
るので、従来例のように交互にデュアルポートメモリ６
にアクセスする場合に比べて、１スキャンにおけるリモ
ートｉ／０ユニット３側の読み／書き時間を短縮するこ
とができる。

【００３６】また、デュアルポートメモリ６のＣＰＵユ
ニット１側のアドレスとリモートｉ／０ユニット３側の
アドレスの上位アドレスはバンク切替レジスタ５により
指定され、かつ、両側の上位アドレスは一致しないよう
設定される。このため、デュアルポート６に通常必要な
調停回路を必要としない。なお調停回路はデュアルポー
トメモリにおいて一方のポート側で指定したアドレスと
他方のポート側で指定したアドレスが一致した場合先着
したアドレス信号を有効とする回路である。

【００３７】本実施例の他に次の例が挙げられる。

【００３８】１）本実施例ではデュアルポートメモリ６
のバンク数を“３”としているが、入出力信号の個数や
スキャンタイムに関連して任意のバンク数に設定すれば
よい。また、デュアルポートメモリの拡張を考慮して、
バンク数を多く設け、拡張前はこの中の特定バンクを用
いるようにしてもよい。

【００３９】２）本実施例ではバンク切替レジスタ５に
格納する指示バンク情報（ビット値）をリモートｉ／０
ユニット３のＣＰＵ４により更新しているが、リモート
ｉ／０ユニット３とＣＰＵユニット１の間で交換するデ
ータを格納するデュアルポートメモリ６のバンクは図８
に示すように一定順序となる。このため、ＣＰＵユニッ
ト１側でバンク指示を行ってもよく、また入出力信号切
替回路内にバンク指示回路を設けてもよい。この場合、
バンク指示回路をメモリおよびその読出し回路で構成し
、メモリにはＣＰＵユニット１およびリモートｉ／０ユ
ニット３のアクセスするバンクの指定順序を予め書き込
んでおく。次にＣＰＵユニット１，リモートｉ／０入出
力ユニット３からデュアルポートメモリのアクセス終了
毎に終了信号を受信し、その終了信号の受信に応じて、
読出し回路により上記メモリの読出しアドレスを更新し
て、上記両ユニットのアクセスするバンクを設定する。

【００４０】

【発明の効果】以上、説明したように、本発明によれば
本体ユニットおよび入出力側とも非同期で、かつ並行的
に記憶手段に対してアクセスが可能となるので、従来よ
りも入出力信号の交換時間を短縮でき、プログラマブル
コントローラのスキャンタイムの短縮にも寄与すること
ができるという効果が得られる。

【図面の簡単な説明】

【図１】本発明実施例の主要構成を示すブロック図であ
る。

【図２】図１のデュアルポートメモリのバンク内容を示
すメモリマップである。

【図３】図１のバンク切替レジスタ５の格納内容を示す
説明図である。

【図４】図１の入出力信号交換回路５０の回路構成を示
す回路図である。

【図５】図１のＣＰＵ４の実行する制御手順を示すフロ
ーチャートである。

【図６】図１のＣＰＵ４の実行する制御手順を示すフロ
ーチャートである。

【図７】本発明実施例の動作タイミングを示すタイミン
グチャートである。

【図８】本発明実施例のアクセス可能なバンク順序を示
す説明図である。

【図９】従来例の動作タイミングを示すタイミングチャ
ートである。

【符号の説明】

１　　ＣＰＵユニット ３　　リモートｉ／０ユニット ４　　ＣＰＵ ５　　バンク切替レジスタ ６　　デュアルポートメモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　シーケンス演算を実行する本体ユニッ
   トと、制御対象機器に対して入出力信号を転送する入出
   力ユニットとの間で前記入出力信号の交換を行うプログ
   ラマブルコントローラの入出力信号交換回路において、
   下位アドレスが共通の複数のバンク領域を有し、双方向
   からアクセス可能であって、一方向の下位アドレス信号
   線およびデータ信号線を前記本体ユニットに接続し、他
   方向の下位アドレス信号線およびデータ信号線を前記入
   出力ユニットに接続した前記入出力信号の交換のための
   記憶手段と、外部装置から受信の指示バンク情報を保持
   し、当該指示バンク情報の示す特定バンクに対して前記
   本体ユニットおよび前記入出力ユニットのアクセスを許
   可するように前記記憶手段の両方向における各上位アド
   レスを設定するバンク切替手段とを具えたことを特徴と
   するプログラマブルコントローラの入出力信号交換回路
   。
2. 【請求項２】　　シーケンス演算を実行する本体ユニッ
   トと制御対象機器に対して入出力信号を転送する入出力
   ユニットとの間で前記入出力信号を交換するプログラマ
   ブルコントローラにおいて、複数のバンク領域を有し、
   前記本体ユニットおよび前記入出力ユニットの双方によ
   り記憶内容のアクセスの可能な記憶手段と、前記記憶手
   段における、前記本体ユニットのアクセスを許可するバ
   ンクおよび前記入出力ユニットのアクセスを許可するバ
   ンクを予め定められた順序に従って切替えるバンク切替
   手段とを具えたことを特徴とするプログラマブルコント
   ローラ。