JPS63106857A - アドレス一致回路 - Google Patents

アドレス一致回路

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Publication number
JPS63106857A
JPS63106857A JP25333486A JP25333486A JPS63106857A JP S63106857 A JPS63106857 A JP S63106857A JP 25333486 A JP25333486 A JP 25333486A JP 25333486 A JP25333486 A JP 25333486A JP S63106857 A JPS63106857 A JP S63106857A
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JP
Japan
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address
master device
system bus
latch
slave
Prior art date
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Pending
Application number
JP25333486A
Other languages
English (en)
Inventor
Masahiko Takada
雅彦 高田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP25333486A priority Critical patent/JPS63106857A/ja
Publication of JPS63106857A publication Critical patent/JPS63106857A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/06Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646Configuration or reconfiguration
    • G06F12/0653Configuration or reconfiguration with centralised address assignment
    • G06F12/0661Configuration or reconfiguration with centralised address assignment and decentralised selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コントローラ、コンピュータ等の  ・シ
ステムにおいてシステムバスに接続されている装置上で
、各装置のアドレスとシステムバス上のアドレスとの一
致を検出するアドレス一致回路に関するものでめる。
〔従来の技術〕
1つのシステムバス忙複数の装置を接続したコントロー
ラ、コンピュータ等のシステムは第3図に示す構成をと
るのが一般的である。第3図において、1はシステムバ
ス、10〜14はシステムバス1に接続されているカー
ド等の装置である。
ここで、例えば10は中央演算処理装置等によるマスタ
装置、11〜14はこのマスタ装置10によシ制御され
るスレーブ装置であシ、各スレーブ装置11〜14は2
ポートメモリ15〜18を備えている。このようなシス
テムではマスタ装置10が、各スレーブ装置11〜14
の2ポートメモリ15〜18に対してデータの読み書き
を行なう場合、マスタ装置10はいずれかのスレーブ装
置のアドレスをシステムバス1上に出力し、各スレーブ
装置11〜14では装置内のアドレス一致回路にて自装
置の設定アドレスと比較し、一致がとれたスレーブ装f
11.12.13あるいは14とマスタ装置10との間
でデータの授受が可能となる。
第5図は例えばインターフェース誌の1985年5月号
の特集「集中研究・マルチパスの基礎と設計」の第3章
「マルチパス・ボードの設計」(P257〜284)に
示された従来のアドレス一致回路を示すブロック図であ
る。図において、4A、4Bはそのスレーブ装置のアド
レスを設定するだめのスイッチ、5A、5Bはシステム
バス1上のアドレスの該5桁を前記スイッチ4A、4B
によって設定されたそれと比較する比較器、6は比較器
5A 、5Bの出力の論理積をとるアンド回路、7はこ
のアンド回路7の出力に基づいた制御信号を生成するコ
ントロール回路である。
次に動作について説明する。マスタ装置10が各スレー
ブ装置11〜14の2ポートメモリ15〜18に対して
データの読み書きを行なう場合は前述の如く、マスタ装
W1oはいずれかのスレーブ11,12.13あるいυ
二14に対応するアドレスをシステムバス1へ出力し、
それが各スレーブ11〜14の比較器5A、5Bへ入力
される。
このとき比較器5A、5BU八スイッチ4A、4Bによ
って与えられる入力値(設定アドレス)とシステムバス
1側からの入力値(システムバス上のアドレス)の該当
する全ビットをそれぞれ比較し、一致していればそれに
対応する信号を出力する。アンド回Is&はこの信号が
両方の比較器5A及び5Bから出力されると、アドレス
一致信号をコントロール(ロ)路7へ出力する。これに
ょυ、一致が検出されたスレーブ装置、例えば11のコ
ントロール回路7は2ポートメモリ15の読み書きのだ
めの信号を生成し、マスタ装置10はこのスレ・−ブ装
置11との間でデータのやりとりが可能になる。
また、従来のアドレス一致回路の別、の例と1して、第
6図に示すものもある。この場合には、プログラマブル
IC20に予めアドレスを設定しておき、システムバス
より送られて来たアドレスがこれと一致した場合に、対
応する信号がコントロール回路7へ出力されるようにな
ってbる。
〔発明が解決しようとする問題点〕
従来のアドレス一致回路は、以上のように構成されてい
るので、第4図の例では、一種類のアドレス設定した出
来ないため、マスタ装置上のCPUのアドレス空間の大
きさがコントローラの動作中に変化し、各スレーブに割
り当てるアドレスを変更する必要が生じた場合、例えば
、リアルモードからプロテクトモードに移行する場合な
どには対応することができず、また、第5図の例では、
複数のアドレスでアドレス一致が取れるようにプログラ
マブルICに書き込んでおくことは可能であるが、何ら
かの事情でアドレス設定を変更する場合には、ICを取
り換えなければならないなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、設定アドレスを随時に変更出来るとともに、
それによって複数のアドレスにおいてアドレス一致信号
を出力することが可能なアドレス一致回路を得ることを
目的とする。
〔問題点を解決するための手段〕
この発明に係るアト1/ス一致回路は、マスタ装置から
各スレ−ブ装置に対し又設定アドレスをデータとして書
き込むための入出力ポート(以下、I10ポートという
)と、そのデータ(即ち、設定アドレス)を記憶してお
くだめのラッチと、マスタ装置から出力されたシステム
バス上のアドレスと、ラッチに記憶された設定アドレス
とを比較するだめの比較器を設けたものである。
〔作 用〕
この発明におけるアドレス一致回路は、マスタ装置が、
各スレーブ装置上に設けられたI10ポートに対し 設
定アドレスをデータとして書き込んだ際に、その設定ア
ドレスをラッチに記憶しておき、その後マスタ装置から
出力されるシステムバス上のアドレスととのラッチに記
憶されている設定アドレスを比較して、アドレス一致信
号を発生し、捷だ、マスタ装置がその設定アドレスを誉
き替えることKよシ、この書き替えられた設定アドレス
に一致する新たなアドレスに対してアドレス一致信号を
発生する。
〔実施例〕
以下、この発明の一実施例を図について説明する。第1
図において、1,5A、5B、6及びγは第5図に同一
符号を付した従来のものと同等であるため説明は省略す
る。また、2はシステムバスIK接続されてマスタ装置
10がデータを書き込むことのできるI10ポート、3
はこのI10ポート2に書き込まれたデータを記憶して
おくだめのラッチであり、4は第5図の4Bに相当する
アドレス設定用のスイッチである。
なお、第1図のI10ポート2にデータを書き込むため
には、マスタ装置10から出力されるI10アドレスと
当該スレーブ装置11,12゜13あるいは14の設定
I10アドレスとの一致を取る必要があるが、そのため
の回路はI10ポート2のブロック内にあるものとし、
その構成は例えば第5図に示す従来のアドレス一致回路
と同様なものである。
次に動作について説明する。第2図はこの発明における
マスタ装置10の動作を示すフローチャートである。第
2図において処理がスタートするト、マスステップST
lで各スレーブ11〜14に最初に割シ当てられたアド
レスを各々のI10ボー)2にデータとして書き込む。
各スレーブ11〜14においては、I10ポート2に書
き込まれたデータがラッチ3に記憶される。また、アド
レスの残りのビットは、従来の場合と同様に、スイッチ
4によって設定する。
いま、第4図に示すように、最初のアドレスを最初の2
ボ一ト凡AM領域30の先頭oxooo。
(16進表示、XはO−Fの任意の数)とすると、最上
位の0をラッチ3で記憶し、次のXOをスイッチ4で設
定することになる。
次に、マスタ装置10はステップST2の通常の制御を
行ない、マスタ装置10からシステムバス1へ出力され
るアドレスが最初の2ボ一トRAM領域30の範囲であ
れば、比較器5A、5Bから対応する出力が出て、アン
ド回路6よシアドレス一致信号がコントロール回路7へ
送られる。
その後、ステップST3においてアドレスを変更する必
要が生じると、マスタ装置10はステップST4におい
て新しいアドレスをI10ポート2に書き込む。
ここで、新しいアドレスを変更後の2ボ一ト几AM領域
31の先頭YXOOOO(16進表示、Yはl、Fの任
意の値、Xは先に設定した値と同じ)とすると、Yをラ
ッチ3で記憶し、次のXO゛をスイッチ4で設定するこ
とになる。この場合、スイッチ4の設定値は変更前と同
じである。そして、ステップST5において、システム
バス1に変更後の2ボ一ト几AM領域31の範囲のアド
レスが出力されれば、前と同様にアンド回路6よシアド
レス一致信号がコントロール回路7へ送られることにな
る。
以下、同様の手順を繰シ返せば、各スレーブ11〜14
の設定アドレスの最上位桁は、0〜Fの範囲で随時変更
することが可能となり、この例では、16通υのアドレ
ス設定が可能である。
なお、上記実施例では、アドレスのうち最上位の4ビツ
ト(16進表示の最上位桁)を可変にし、次の8ピツ)
(16進表示の2.3桁目)を従来通りにスイッチで設
定する場合について示したが、一般的には、一つのI1
0ポートを割シ当てることによって8ビツトまでは可変
にできる。更K。
各スレーブ装置に複数のI10ポート2を割シ当て、ラ
ッチ3や比較器5A、5Bの数を増やせば、設定アドレ
ス中のよシ多くの任意ビットを可変にすることが可能に
なる。
また、上記実施例では、第3図に示す単独のマスタ装置
と複数のスレーブ装置により構成されるシステムへの適
用について説明したが、複数のマスタ装置が存在するシ
ステムに適用してもよく、上記実施例と同様の効果を奏
する。
〔発明の効果〕
以上のように、この発明によれば、マスタ装置によって
I10ポートに書き込まれた設定アドレスをラッチに記
憶しておき、これとシステムバス上のアドレスとを比較
するように構成したので、各装置のスイッチの再設定、
ICの交換等のハードウェアの変更をともなうことなく
、設定アドレスを随時変更することが可能となシ、マス
タ装置上のプログラムの変更等に対する融通性が増し、
システムバス空間の有効利用が可能になるという効果が
める。
【図面の簡単な説明】
第1図はこの発明の一実施例によるアドレス一致回路を
示すブロック図、第2図はこの発明に係るマスタ装置の
動作を示すフローチャート図、第3図はこの発明を適用
して有効なコントローラのブロック図、第4図はカード
の設定アドレスの変更を示す説明図、第5図及び第6図
は従来のアドレス一致回路を示すブロック図でおる。 1はシステムバス、2はI10ポート、3はラッチ、5
A、5Bは比較器、10はマスタ装置、11〜14はス
レーブ装置。 なお、図中、同一符号は同一、又は相当部分を示す。 第1図 1:システムバス 第3図 1 ニジステムJ〈ス    15〜+8:2;t’−
)−メモ−1第4図 メモリマツプ(変更前)            メモ
リマ、ツブ(齋テ後)口) 30−J’JT*2賂1−RAMθ―丁或31°変更後
句’2.V1″−秋AM領すへXOOOO

Claims (1)

    【特許請求の範囲】
  1. システムバスに少なくとも1つのマスタ装置と複数のス
    レーブ装置が接続されたシステムの前記各スレーブ装置
    上で、当該スレーブ装置の設定アドレスと前記マスタ装
    置が前記システムバスに送出したシステムバス上のアド
    レスとの一致検出を行なうアドレス一致回路において、
    前記マスタ装置から前記各スレーブ装置に対して設定ア
    ドレスをデータとして書き込むための入出力ポートと、
    この入出力ポートに書き込まれた設定アドレスを記憶し
    ておくラッチと、このラッチに記憶された設定アドレス
    と前記マスタ装置から送出された前記システムバス上の
    アドレスとの比較を行なう比較器とを有することを特徴
    とするアドレス一致回路。
JP25333486A 1986-10-24 1986-10-24 アドレス一致回路 Pending JPS63106857A (ja)

Priority Applications (1)

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JP25333486A JPS63106857A (ja) 1986-10-24 1986-10-24 アドレス一致回路

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JP25333486A JPS63106857A (ja) 1986-10-24 1986-10-24 アドレス一致回路

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JPS63106857A true JPS63106857A (ja) 1988-05-11

Family

ID=17249866

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Application Number Title Priority Date Filing Date
JP25333486A Pending JPS63106857A (ja) 1986-10-24 1986-10-24 アドレス一致回路

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JP (1) JPS63106857A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009116467A (ja) * 2007-11-02 2009-05-28 Yokogawa Electric Corp データ転送装置及び半導体試験装置

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* Cited by examiner, † Cited by third party
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