JPH09244987A - コンピュータシステム、ｐｃカードコントローラ、及び複数のｐｃカードコントローラを有するコンピュータシステム内のデータ入出力転送をコントロールする方法 - Google Patents

コンピュータシステム、ｐｃカードコントローラ、及び複数のｐｃカードコントローラを有するコンピュータシステム内のデータ入出力転送をコントロールする方法

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JPH09244987A
JPH09244987A JP8312385A JP31238596A JPH09244987A JP H09244987 A JPH09244987 A JP H09244987A JP 8312385 A JP8312385 A JP 8312385A JP 31238596 A JP31238596 A JP 31238596A JP H09244987 A JPH09244987 A JP H09244987A
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Stephen A Smith
エイ． スミス スティーブン
Jafar Naji
ナジ ジャファー
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Cirrus Logic Inc
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges

Abstract

(57)【要約】 【課題】 レガシーソフトウェアを、PCIバスに結合す
る装置とPCIからISAへのブリッジに結合する装置とを有
するコンピュータシステムにおいて作動させて、複数の
PCカードコントローラが提供されコンピュータシステム
におけるレガシーソフトウェアの使用を可能とする。 【解決手段】 コンピュータシステムが、プロセッサ
と、該プロセッサに結合する第１のバスと、ブリッジに
よって該第１のバスに結合する第２のバスと、該第１の
バスに結合する少なくとも１つのコントローラと、該第
２のバスに結合する少なくとも１つのコントローラと、
を備え、該第１のバスに結合する該コントローラのそれ
ぞれが、装置が接続され得る少なくとも１つのソケット
と、ソケットポインタレジスタと、インデックスレジス
タと、少なくとも１つのデータレジスタと、該インデッ
クスレジスタを更新する手段と、該コントローラの少な
くとも１つのソケットのアドレス指定を認知する手段
と、を有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はコンピュータシステ
ムに関し、より詳細には、コンピュータシステム内のバ
スに結合する装置のアドレス指定に関する。
【０００２】
【従来の技術】ハードウェアの技術的進歩が進むにつれ
て、古いハードウェアでの使用のために特に設計された
多くのソフトウェアが取り残されている。これらのソフ
トウェアは、「レガシー（legacy）」ソフトウェアとし
て知られている。これらのレガシーソフトウェアを使用
して現行のハードウェアとインタラクト（interact）さ
せ得る能力は、コンピュータシステムの可能なアプリケ
ーションを大きく拡大するので、非常に望ましい。
【０００３】従来からの多くのシステムでは、周辺装置
は、ジャンパピンを使用するハードワイヤーによる接続
によってバスに結合される。これらの装置のアドレス指
定のために、レガシーソフトウェアでは、インデックス
を有する２バイトのアドレスが使用される。このインデ
ックスは、ホストアダプタ内のどのレジスタが書き込み
されるのかを設定するためにレガシーソフトウェアが書
き込みを行う、８ビットである。ホストアダプタは、書
き込みを行うことのできる４つの独立したソケット（又
は装置）を有し得、従って、８ビット中の２ビットの値
が、４つのソケットの内のどれが書き込みされるのかを
決定する。
【０００４】レガシーソフトウェアにより装置への書き
込みが行われると思われるアドレスは、２つの固定アド
レスである03E0h及び03E2hの内の１つである。インデッ
クスは03E0hを通して設定され、情報はその次のアドレ
スである03E1hを通して提供され、16ビットポートのデ
ータポートとして機能する。例えば、装置01の電源をオ
ンするならば、03E0hのインデックスの２ビットが01に
設定され、装置01が選択されることが示される。03E1h
のビットの１つがセットされ、装置01に、電源をオンす
るように指示する。アドレス03E0hと03E1hとは４つのソ
ケットへのアクセスを提供し、アドレス03E2hと03E3hと
は更なる４つのソケットへのアクセスを提供する。従っ
て、全システムでは、合計８つのソケットまでのアドレ
ス指定可能性が得られる。
【０００５】
【発明が解決しようとする課題】古いシステムにおける
装置のバスへのハードワイヤーによる接続では、インデ
ックスの２ビットが特定の装置に一致するとき、その装
置のみが応答を許される。レガシーソフトウェアでは、
この要求が満たされることが期待される。しかし、PCI
バス技術等の現行のバス技術では、コンピュータが最初
に電源オンされた際のブートオペレーションの始めに、
PCIバス上の各装置は、入出力マップ（I/Oマップ）上の
何処に現れるべきかについて、プログラムされる。入出
力マップ内で装置を移動させることによってコンピュー
タシステムを再構成し得る能力は強力な概念であり、シ
ステムの使用者又は設計者に、大いなるフレキシビリテ
ィを提供する。しかし、レガシーソフトウェアでは、特
定の装置のそれぞれがハードワイヤーによってバスに特
定的に接続され、インデックスの２ビットに応答するよ
うになっているため、上記のコンピュータシステムを再
構成し得る能力による利益を享受することができない。
【０００６】先行技術でのシステムにおけるように、ハ
ードワイヤーによってバス（ISAバス等）に接続された
装置は、まずシステムアドレスラインをデコードするこ
とによって、バスコマンドに応答する。バス回路上に表
明（assert）されるアドレスが装置のアドレスとマッチ
すると、装置は、データをラッチするか、或いは、ホス
トプロセッサ(CPU)が読みとれるようにデータをシステ
ムデータライン上へと配置する。ISAバスに基づくシス
テムではバス階層が存在しないため、全てのISA装置
は、イニシエータによってアドレスライン上に表明され
たアドレスを同時に確認する。
【０００７】ISAバスに基づくシステムとは対照的に、P
CIバスに基づくシステムでは、入出力装置は、アドレス
空間内で、４バイト離れていることが必要である。更
に、PCIシステムでは、典型的には、１つ以上のバスが
存在する。例えば、メインのPCIバスと、メインのPCIバ
スに接続されるPCIからISAへのブリッジと、が存在し得
る。従って、PCIからISAへのブリッジに接続されるいか
なるISA装置も、メインのPCIバスに接続されるPCI装置
より、１レベル低い。PCI仕様に適合するために、PCI装
置は、CPUがアドレスライン上にアドレスを発行した後
に、４つのPCIバスサイクル中にDEVSEL#信号を出力する
ことにより応答する。DEVSEL#の表明は、PCI装置がサイ
クルを請求していることを示す。４サイクル中にバス上
のPCI装置が応答しない場合には、PCIからISAへのブリ
ッジがネガティブデコーディングを行うようプログラム
されていれば、サイクルを請求することができる。も
し、PCI装置のいずれか１つがDEVSEL#を表明することに
よってアドレスの発行に応答したならば、PCIからISAへ
のブリッジに接続されたISA装置は、発行されたアドレ
スを確認しない。
【０００８】システム内のPCI装置が、レガシーソフト
ウェアとの入出力逆方向互換性モードを有するようにプ
ログラムされていて、入出力アドレス03E0h（２つのソ
ケット０及び１）に応答するときには、システム内にさ
らにISA装置も同時に存在する（ソケット２及び３）な
らば、問題が生じる。すなわち、この問題とは、PCI装
置による各場合のアドレス03E0hの請求により、ISA装置
がこのアドレスの発行に気付かないという点である。
【０００９】レガシーソフトウェアを、PCIバスに結合
する装置とPCIからISAへのブリッジに結合する装置とを
有するコンピュータシステムにおいて作動させて、PCI
からISAへのブリッジに結合する装置がそれらのために
意図されたアドレスを確認する方法及び構成が求められ
る。
【００１０】本発明は、上記課題を解決するためになさ
れたものであり、その目的は、上記の要求を満たすよう
なコンピュータシステム、PCカードコントローラ、及
び、複数のPCカードコントローラを有するコンピュータ
システム内でのデータの入出力(I/O)転送をコントロー
ルする方法、を、それぞれ提供することである。
【００１１】
【課題を解決するための手段】本発明のコンピュータシ
ステムは、プロセッサと、該プロセッサに結合する第１
のバスと、ブリッジによって該第１のバスに結合する第
２のバスと、該第１のバスに結合する少なくとも１つの
コントローラと、該第２のバスに結合する少なくとも１
つのコントローラと、を備えるコンピュータシステムで
ある。該第１のバスに結合する該コントローラのそれぞ
れが、装置が接続され得る少なくとも１つのソケットで
あって、各ソケットが該プロセッサによって該コントロ
ーラを通して入出力（Ｉ／Ｏ）アドレスにおいて個別に
アドレス可能である、少なくとも１つのソケットと、ソ
ケットポインタレジスタであって、各ソケットポインタ
レジスタが該複数のコントローラの全ての該ソケットの
中から少なくとも１つのソケットを一義的に見分けるソ
ケットポインタ情報をロード可能である、ソケットポイ
ンタレジスタと、インデックスレジスタ、及び該インデ
ックスレジスタ内に保存されるインデックスによってポ
イントされる少なくとも１つのデータレジスタと、該プ
ロセッサが入出力アドレスに書き込む際に、該第１のバ
ス上への書き込みを認めること無しに該インデックスレ
ジスタを更新する手段と、該プロセッサによって該コン
トローラの少なくとも１つのソケットのアドレス指定を
認知する手段であって、該ソケットポインタ情報と該イ
ンデックスレジスタ内の該更新されたインデックスとを
比較し、該ソケットポインタ情報の少なくとも一部と該
更新されたインデックスの少なくとも一部とがマッチす
る場合に、該インデックスレジスタによってポイントさ
れる該データレジスタを書き込みデータで更新する手段
を含む、アドレス指定を認知する手段と、を有してお
り、そのことによって上記目的が達成される。
【００１２】ある実施形態では、前記ソケットのアドレ
ス指定を認知する前記手段が、前記バスの少なくとも１
つの特定のアドレスラインを前記ソケットポインタ情報
の少なくとも１つの特定のビットと比較する手段を含
み、前記コントローラが、前記比較手段が該ソケットポ
インタ情報の少なくとも一部と前記更新されたインデッ
クスの少なくとも一部とがマッチすることを示し、且
つ、該ソケットポインタ情報の少なくとも１つの特定の
ビットと前記第１のバスの少なくとも１つの特定のアド
レスラインとがマッチする場合に、該第１のバス上の読
み出しサイクルに応答する手段を含む。
【００１３】好ましくは、前記読み出しサイクルに応答
する手段が、前記比較手段が前記ソケットポインタ情報
の少なくとも一部と前記更新されたインデックスの少な
くとも一部とがマッチすることを示し、且つ、該ソケッ
トポインタ情報の少なくとも１つの特定のビットと前記
第１のバスの少なくとも１つの特定のアドレスラインと
がマッチする場合に、該第１のバス上の該読み出しサイ
クルを認める手段を含む。
【００１４】前記第１のバスは、周辺機器インターコネ
クト（ＰＣＩ）バスであり得る。さらに、コンピュータ
システムは、第２のバスと、前記第１のバスと該第２の
バスとの間に結合されるブリッジと、を更に備え得て、
該第２のバスは産業標準アーキテクチャ（ＩＳＡ）バス
であり得る。前記第１のバスに結合される前記少なくと
も１つのコントローラは、PCIからPCMCIAへのコントロ
ーラであり得て、前記第２のバスに結合される前記少な
くとも１つのコントローラは、ISAからPCMCIAへのコン
トローラであり得る。好ましくは、前記第１のバスが前
記プロセッサと前記第２のバスとの間に結合される。
【００１５】ある実施形態では、システム内の前記ソケ
ットの数の合計が８以下であり、前記ソケットポインタ
レジスタの一部のビット数が２ビットであり、前記第１
のバスの前記アドレスラインの少なくとも１つの特定の
ビットと比較される前記ソケットポインタ情報の前記特
定のビットの数が１ビットである。前記第１のバスに結
合される前記少なくとも１つのコントローラは、２つの
ソケットを有し得る。また、前記第２のバスに結合され
る前記少なくとも１つのコントローラは、２つのソケッ
トを有し得る。前記第１のバスと前記第２のバスとの間
に結合される前記ブリッジは、ポジティブアドレスデコ
ーディングのためにプログラムされたPCIからISAへのブ
リッジであり得る。
【００１６】前記第２のバスに結合される前記少なくと
も１つのコントローラは、減算デコーディングのために
プログラムされるていてもよい。
【００１７】本発明の他の局面によれば、PCカードコン
トローラに結合される少なくとも１つのカードをコント
ロールするためのPCカードコントローラが提供される。
該PCカードコントローラは、該少なくとも１つのカード
を受け取り、該カードのシステムへのコントロール可能
な接続性を提供する、少なくとも１つのソケットと、シ
ステム内のその他のソケットの中から該少なくとも１つ
のソケットを一義的に見分けるソケットポインタ情報を
保存するソケットポインタレジスタと、データを保存す
る複数のデータレジスタと、該複数のデータレジスタの
内の１つをポイントするインデックスを保存するインデ
ックスレジスタと、該インデックスの書き込みを認める
こと無しにインデックスを該インデックスレジスタ内へ
書き込む手段と、を備えており、そのことによって上記
目的が達成される。
【００１８】ある実施形態では、前記少なくとも１つの
ソケットのアドレス指定を認知する手段を更に備え、該
認知手段が、前記ソケットポインタレジスタ内の前記ソ
ケットポインタ情報と前記インデックスレジスタ内の前
記インデックスとを比較し、該ソケットポインタ情報の
少なくとも一部と該インデックスの少なくとも一部とが
マッチする場合に、該インデックスレジスタによってポ
イントされる前記データレジスタを書き込みデータで更
新する手段を含む。
【００１９】好ましくは、前記少なくとも１つのソケッ
トのアドレス指定を認知する手段が、バスの少なくとも
１つの特定のアドレスラインと前記ソケットポインタ情
報の少なくとも１つの特定のビットとを比較する手段を
含み、前記コントローラが、該比較手段が該ソケットポ
インタ情報の少なくとも一部と前記更新されたインデッ
クスの少なくとも一部とがマッチすることを示し、且
つ、該ソケットポインタ情報の少なくとも１つの特定の
ビットと該バスの少なくとも１つの特定のアドレスライ
ンとがマッチする場合に、読み出しサイクルに応答する
手段を含む。
【００２０】好ましくは、前記読み出しサイクルに応答
する手段が、前記比較手段が、前記ソケットポインタ情
報の少なくとも一部と前記インデックスの少なくとも一
部とがマッチすることを示し、且つ、該ソケットポイン
タ情報の少なくとも１つの特定のビットと前記少なくと
も１つの特定のアドレスラインとがマッチする場合に、
該読み出しサイクルを認める手段を含む。
【００２１】本発明の更に他の局面によれば、複数のPC
カードコントローラを有するコンピュータシステム内で
データの入出力（Ｉ／Ｏ）転送をコントロールする方法
が提供される。該PCカードコントローラのそれぞれは、
カードを挿入可能である少なくとも１つのソケットを有
している。該方法は、該システム内の各ソケットが一義
的にアドレス可能となるように、該PCカードコントロー
ラを、個別にアドレス可能なソケット番号と共にプログ
ラムするステップと、インデックスレジスタ内へのイン
デックスの書き込みを認めること無しに、該複数のPCカ
ードコントローラの該インデックスレジスタ内へ該イン
デックスを書き込み、該インデックスが該ソケットの内
の特定の１つにアドレス指定されるステップと、を包含
しており、そのことによって上記目的が達成される。
【００２２】ある実施形態では、前記プログラムステッ
プが、ソケットポインタ情報を各PCカードコントローラ
内のソケットポインタレジスタに保存するステップを包
含し、前記書き込みステップが、該ソケットポインタ情
報と前記インデックスレジスタ内の前記インデックスと
を比較することによって前記ソケットのアドレス指定を
認知し、該ソケットポインタ情報の少なくとも一部と該
インデックスの少なくとも一部とがマッチする場合、該
インデックスレジスタによってポイントされるデータレ
ジスタを書き込みデータで更新するステップを包含す
る。
【００２３】好ましくは、前記PCカードコントローラが
接続されたバスの少なくとも１つの特定のアドレスライ
ンと前記ソケットポインタ情報の少なくとも１つの特定
のビットとを比較するステップと、比較結果が該ソケッ
トポインタ情報の少なくとも一部と前記インデックスの
少なくとも一部とがマッチすることを示し、且つ、該ソ
ケットポインタ情報の少なくとも１つの特定のビットと
該バスの少なくとも１つの特定のアドレスラインとがマ
ッチする場合に、該バス上の読み出しサイクルに応答す
るステップと、を更に包含する。
【００２４】好ましくは、前記比較結果が前記ソケット
ポインタ情報の少なくとも一部と前記インデックスの少
なくとも一部とがマッチすることを示し、且つ、該ソケ
ットポインタ情報の少なくとも１つの特定のビットと前
記バスの少なくとも１つの特定のアドレスラインとがマ
ッチする場合に、前記第１のバス上の前記読み出しサイ
クルを認めることによって読み出しサイクルに応答する
ステップを更に包含する。
【００２５】以上に説明したように、本発明は、プロセ
ッサと、プロセッサに結合する第１のバスと、ブリッジ
によって第１のバスに結合する第２のバスと、を備える
コンピュータシステムを提供する。少なくとも１つのコ
ントローラが第１のバスに結合し、少なくとも１つのコ
ントローラが第２のバスに結合する。各コントローラ
は、装置を接続することが可能な少なくとも１つのソケ
ットを有し、各ソケットは、プロセッサにより、コント
ローラを通して入出力(I/O)アドレスにおいて個別にア
ドレス指定可能である。更に、各コントローラは、ソケ
ットポインタレジスタと、インデックスレジスタと、複
数のデータレジスタと、を有する。各ソケットポインタ
レジスタには、複数のコントローラの全てのソケットの
中から少なくとも１つのソケットを一義的に見分けるソ
ケットポインタ情報をロードすることができる。インデ
ックスレジスタに保存されたインデックスは、データレ
ジスタの内の１つをポイントする。各コントローラは、
プロセッサが入出力アドレスに書き込む際に第１のバス
上の書き込みを認めること無しにインデックスレジスタ
を更新するための手段と、プロセッサによるコントロー
ラの少なくとも１つのソケットのアドレス指定を認知す
るための手段と、を有する。コントローラは、更に、ソ
ケットポインタ情報とインデックスレジスタ内の更新さ
れたインデックスとを比較し、ソケットポインタ情報の
少なくとも一部と更新されたインデックスの少なくとも
一部とがマッチする場合に、インデックスレジスタによ
ってポイントされるデータレジスタを書き込みデータと
共に更新するための手段を備える。
【００２６】本発明の他の局面によると、PCカードコン
トローラに結合する少なくとも１つのカードをコントロ
ールするためのPCカードコントローラであって、少なく
とも１つのカードを受け取って、コントロールが可能な
カード接続性をシステムに提供する少なくとも１つのソ
ケットを備える、PCカードコントローラが提供される。
PCカードコントローラは、さらに、システム内のその他
のいかなるソケットから少なくとも１つのソケットを一
義的に見分けるソケットポインタ情報を保存するソケッ
トポインタレジスタを有する。データを保存する複数の
データレジスタが、提供される。インデックスレジスタ
は、複数のデータレジスタの中の１つをポイントするイ
ンデックスを保存する。PCカードコントローラは、イン
デックスの書き込みを認めること無くインデックスレジ
スタ内へインデックスを書き込むための手段を、備え
る。
【００２７】本発明の更に他の局面によると、それぞれ
がカードを挿入可能である少なくとも１つのソケットを
有する複数のPCカードコントローラを有するコンピュー
タシステム内で、データの入出力(I/O)転送をコントロ
ールする方法が提供される。この方法は、システム内の
各ソケットが一義的にアドレス指定されるように、PCカ
ードコントローラを、個別にアドレスできるソケット番
号と共にプログラムするステップを包含する。インデッ
クスは、インデックスレジスタ内へのインデックスの書
き込みを認めること無しに、複数のPCカードコントロー
ラのインデックスレジスタ内に書き込まれ、インデック
スはソケットの内の特定の１つにアドレス指定される。
【００２８】インデックスレジスタへの書き込みが認め
られないため、書き込みは、先行技術による構成で可能
であったよりも更に下位のシステムレベルへ伝播するこ
とができる。これにより、レガシーソフトウェアは依然
として実行可能な状態で、PCIバスを有するシステム内
での複数のPCカードコントローラの使用が可能となる。
【００２９】
【発明の実施の形態】本発明の上記及びその他の特徴、
局面及び利点は、添付の図面と共に見られた場合に、以
下に述べられる本発明の詳細な説明より更に明らかとな
る。
【００３０】図１は、本発明を使用することのできる典
型的なコンピュータシステムのブロック図である。この
システムは、「ノート型」コンピュータ10と、ドッキン
グステーション12と、を備える。このシステムはノート
型コンピュータとドッキングステーションとを有するも
のとして以下に説明されるが、このことは説明の目的の
ためだけであって、本発明は、デスクトップ型コンピュ
ータ等のその他のコンピュータシステムにおいても実用
性を有する。
【００３１】コンピュータ10は、ローカルバス20に結合
する中央処理装置(CPU)14を有する。ローカルバス20に
結合するように更に示されているのは、ダイナミックラ
ンダムアクセスメモリ(DRAM)16及びビデオコントローラ
(vidco)18である。ローカルバス20とそれに結合する装
置とは、ローカルからPCIへのブリッジ22を通して、周
辺機器インターコネクト(peripheral component interc
onnect; PCI)バス24に結合される。ブリッジ22は、ロー
カルバスサイクルとPCIバスサイクルとの間のトランス
レーションを行う。
【００３２】コンピュータ10は、もう１つのバスであ
る、多数の装置が接続される産業標準アーキテクチャ(i
ndustry standard archtecture; ISA)バス28を有する。
これらの装置とは、例えば、シリアルポート30、プリン
タ32、キーボード34等である。PCIバス24は、PCIバスサ
イクルとISAバスサイクルとの間のトランスレーション
を行うPCIからISAへのブリッジ26によって、ISAバス28
に結合される。PCカードコントローラ38がPCIバス24に
結合され、PCカード44及び46を挿入することができる２
つのソケット40及び42を有する。
【００３３】コンピュータ10は、ドッキングポート36
（コンピュータ側）及び50（ドッキングステーション
側）を通して結合され得る。図１に示す実施態様におけ
るドッキングステーション12は、もう１つのPCカードコ
ントローラ58が結合されるPCIバス52を有する。PCカー
ドコントローラ58は、PCカード66及び68を接続すること
のできる２つのソケット62及び64を有する。PCカードコ
ントローラ38及び58とは、例えば、PCIからPCMCIAへの
カードコントローラである。
【００３４】PCIバス52は、PCIからISAへのブリッジ56
を通してISAバス54に結合される。ISAバス54は、それに
結合するPCカードコントローラ60を有し、例えば、PCカ
ードコントローラ60は、PCカード72を接続することので
きる単一のソケット70のみを有する。このPCカードコン
トローラ60は、例えば、ISAからPCMCIAへのカードコン
トローラである。図示されているコンピュータシステム
の実施態様では、PCIバス52は第２次PCIバスと見なすこ
とができ、一方、PCIバス24は、CPU14により近いので第
１次バスである。同様に、ISAバス28は第１次ISAバスと
見なすことができ、ISAバス54は第２次ISAバスと見なす
ことができる。
【００３５】図２は、レガシーソフトウェアがソケット
（すなわち装置）への書き込みを行う２つの16ビットア
ドレスを示す。下位の８ビット（03E0h及び03E2h）は、
装置のインデックスレジスタをアドレス指定する。イン
デックスのビット６及び７は、４つのソケットの内の１
つを見分けるために使用される。２つのインデックスの
それぞれにおける２ビットによって４つの異なるソケッ
トを見分けることができるので、合計８つの異なるソケ
ットを見分けることができる。先行技術によるシステム
のように、バス（ISAバス等）にハードワイヤーによっ
て接続されている装置は、まずシステムアドレスライン
をデコードすることによってバスコマンドに応答する。
バス回路上で表明されるアドレスが装置のアドレスとマ
ッチすると、装置は、データをラッチするか、或いは、
ホストプロセッサ(CPU)が読み取るようにデータをシス
テムデータライン上に配置する。ISAバスに基づくシス
テムではバス階層が存在しないため、全てのISA装置
が、アドレスライン上にイニシエータによって表明され
るアドレスを同時に確認する。
【００３６】ISAバスに基づくシステムとは対照的に、P
CIバスに基づくシステムでは、入出力装置はアドレス空
間内で４バイト離れている必要がある。従って、固定ア
ドレス03E0h及び03E2hのみに書き込みを行うレガシーソ
フトウェアは、PCIバスに基づくシステムでは使用する
ことができない。この制限をなくすために、本発明で
は、異なるバスに結合されるPCカードコントローラ内に
構成レジスタが提供される。この構成レジスタは「ソケ
ットポインタレジスタ」と呼ばれ、コンピュータシステ
ムがブートされる際に、装置のソケット番号と共にプロ
グラムされる。
【００３７】典型的なソケットポインタレジスタを図３
に示す。図３では、下位３ビットのみを示す。ソケット
ポインタレジスタ（例えば32ビット）の残りのビット
は、本発明に関連しないその他の構成情報のために使用
し得る。３ビットの内で、ソケットポインタレジスタの
ビット０は、アドレス03E0h及び03E2hのビット６に対応
する。ソケットポインタレジスタのビット１は、アドレ
ス03E0h及び03E2hのビット７に対応する。ソケットポイ
ンタレジスタのビット２は、32ビットのアドレス内でど
のワード（03E0h又は03E2h）が、審査されるべきビット
６及び７を含むのかを示す。32ビットのアドレスのアド
レスラインA1は、ビット２のための値を形成する。03E0
hと03E2hとを識別するのは、このアドレスラインであ
る。
【００３８】コントローラ38、58及び60のそれぞれは、
典型的な実施態様では、２つまでのソケットを持つこと
ができる。しかし、本発明の好ましい実施態様では、ソ
ケット番号レジスタは、コントローラの各ソケットにつ
いて順にプログラムされねばならない。例えば、コント
ローラの第１のソケットのためのソケット番号レジスタ
が00hとしてプログラムされると、第２のソケットのた
めのソケット番号レジスタは、01hとしてプログラムさ
れねばならない。
【００３９】装置をお互いに区別するために３ビットを
使用することにより、システム内で８つの装置までをア
ドレス指定することができる。例として、図１におい
て、CPU14がPCカード46への書き込みを行うとする。PC
カードコントローラ38（例えば、PCIからPCMCIAへのカ
ードコントローラ）は、（例えば、システムをブートす
る際に）ビット2:0が値１、０及び１としてプログラム
されるソケットレジスタを含む。従って、CPU14がPCカ
ード46に書き込む際に、CPU14は、アドレスライン上に
アドレス03E2hを発行し、同伴のデータ（インデックス
に対応）のビット７を０に、及びビット６を１に設定す
る。従って、アドレスラインA1は１の値を有する。装置
（PCカード46）のためにインデックスレジスタ内へ書き
込まれるインデックスは、８ビットインデックスであ
り、CPU14によって書き込まれるデータが保存されるデ
ータレジスタを、ビット5:0がポイントする。
【００４０】ソケット番号レジスタのビット２の値とし
て、アドレスラインA1とマッチする値を有するPCカード
コントローラ38、58及び60は全て、それらのソケットに
結合される装置についてのインデックスレジスタを更新
する。PCカードコントローラ38及び58は、このフェーズ
においてはDEVSEL#信号を表明せず、この信号は、PCIバ
ス上の装置によってサイクルを請求するように表明され
る。従って、複数の装置のインデックスレジスタに、同
じインデックスが書き込まれる。
【００４１】インデックスが一度書き込まれると、ソケ
ット番号レジスタのビット２がPCIアドレスラインA1に
等しく、且つ、ビット７及び６がソケット番号レジスタ
のビット１及び０にそれぞれマッチするならば、アドレ
ス03E1h又は03E3hへの書き込みにより、PCカードコント
ローラ38、58及び60の内の１つが、インデックスレジス
タによってポイントされるデータレジスタを更新する。
ここでも、PCカードコントローラ38及び58は、このフェ
ーズにおいてはDEVSEL#信号を表明しない。
【００４２】CPU14による読み出し動作は、書き込み動
作と同様にして行われる。アドレス03E0h又は03E2hから
の読み出しでは、CPU14がアドレスを発行する場合に
は、それらの個別のソケット番号レジスタのビット２が
PCIアドレスラインA1とマッチし、且つ、それらのイン
デックスレジスタのビット７及び６がソケット番号レジ
スタのビット１及び０とそれぞれマッチするときのみ、
PCカードコントローラ38、58及び60は、読み出しサイク
ルに応答する。しかし、書き込み動作と異なり、PCIバ
ス（24及び52）に結合されるPCカードコントローラ38及
び58は、上記の条件が満たされるとき、このサイクルを
請求するためにDEVSEL#信号を表明する。
【００４３】アドレス03E1h又は03E3hからの読み出しで
は、それらの個別のソケット番号レジスタのビット２が
PCIアドレスラインA1とマッチし、且つ、それらのイン
デックスレジスタのビット７及び６がそれらのソケット
番号レジスタのビット１及び０にそれぞれマッチすると
きのみ、PCカードコントローラ38、58及び60が読み出し
サイクルに応答する。PCカードコントローラ38及び58
は、上記の条件が満たされるときに、DEVSEL#を表明し
てこのサイクルを請求する。
【００４４】システム内の複数のコントローラに対する
書き込み及び読み出しを行うための上記の手順をたどる
ことによって、PCIからISAへのブリッジ56に接続される
ISAからPCMCIAへのコトローラ60等のPCカードは、そのP
Cカードのために意図されたアドレスを常に確認する。
上記の典型的な実施態様で示されるように、両方のPCI
からPCMCIAへのコントローラ（38及び58等）は、PCIか
らPCMCIAへのコントローラがPCIからISAへのブリッジ
（56等）の上部のブリッジに接続される限り、システム
内で、ISAからPCMCIAへのコントローラ（60等）と共存
し得る。この要求の理由は、PCIからISAへのブリッジの
多くはポジティブアドレスデコーディングについてプロ
グラムされており、下位のブリッジに向かってアドレス
を通さないからである。
【００４５】このように、本発明のコンピュータシステ
ム内の入出力動作(I/O)をコントロールするための方法
及び構成では、複数のPCカードコントローラが提供され
る一方で、レガシーソフトウェアの使用が可能となる。
PCIバスは、中央処理装置と結合され、ISAバスは、ブリ
ッジによってPCIバスと結合される。少なくとも１つのP
CカードコントローラがPCIバスに結合され、少なくとも
１つのその他のPCカードコントローラが、ISAバスに結
合される。各PCカードコントローラは、装置を接続可能
である少なくとも１つのソケットを有し、各ソケットは
プロセッサによってI/Oアドレスにおいて、それぞれのP
Cカードコントローラを通して、個別にアドレス指定可
能である。各コントローラはソケットポインタレジスタ
も有し、各ソケットポインタレジスタへは、コンピュー
タシステム内の複数のコントローラの全てのソケットの
中からコントローラの各ソケットを一義的に見分けるソ
ケットポインタ情報をロードし得る。各コントローラ
は、さらに、インデックスレジスタと複数のデータレジ
スタとを有し、インデックスレジスタに保存されたイン
デックスは、データレジスタの内の１つをポイントす
る。PCカードコントローラのインデックスレジスタは、
プロセッサがPCIバス上への書き込みを認めること無し
に入出力アドレスに書き込む際に、更新される。これに
より、減算デコード装置によって停止される代わりに、
書き込みがシステム中を下位のレベルへ向かって伝播す
る。これを行うために、各PCカードコントローラは、ソ
ケットポインタ情報とインデックスレジスタ中の更新さ
れたインデックスとを比較する。ソケットポインタ情報
の少なくとも一部と更新されたインデックスの少なくと
も一部とがマッチする場合に、PCカードコントローラ
は、インデックスレジスタによってポイントされるデー
タレジスタを書き込みデータで更新する。
【００４６】本発明を詳細に説明及び図示したが、それ
らは説明及び例示の目的のためのみであって、本発明を
制限するものではなく、本発明の精神及び範囲は、添付
される請求の範囲においてのみ制限されるものである。
【００４７】
【発明の効果】このように、本発明によれば、コンピュ
ータシステム内の入出力動作(I/O)をコントロールする
ための方法及び構成において、複数のPCカードコントロ
ーラが提供される一方で、レガシーソフトウェアの使用
が可能となる。
【図面の簡単な説明】
【図１】本発明のある実施態様により構築されたコンピ
ュータシステムのブロック図である。
【図２】図１に示すシステム内の装置をアドレス指定す
るためにソフトウェアによって使用されるアドレスの図
である。
【図３】本発明のソケットポインタレジスタの図であ
る。
【符号の説明】
10 ノート型コンピュータ 12 ドッキングステーション 14 中央処理装置（ＣＰＵ） 16 ダイナミックランダムアクセスメモリ（ＤＲＡＭ） 18 ビデオコントローラ（ＶＩＤＣＯ） 20 ローカルバス 22 ローカルからPCIへのブリッジ 24、52 周辺機器インターコネクト（ＰＣＩ）バス 26、56 PCIからISAへのブリッジ 28、54 産業標準アーキテクチャ（ＩＳＡ）バス 30 シリアルポート 32 プリンタ 34 キーボード 36、50 ドッキングポート（ＰＣＩ ＤＯＣＫ） 38、58、60 PCカードコントローラ 40、42、62、64、70 ソケット 44、46、66、68、72 PCカード
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ. (72)発明者 ジャファー ナジ アメリカ合衆国 カリフォルニア 91202, グレンベア， エヌ． コロンブス ア ベニュー ナンバー１ 1122

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 プロセッサと、 該プロセッサに結合する第１のバスと、 ブリッジによって該第１のバスに結合する第２のバス
    と、 該第１のバスに結合する少なくとも１つのコントローラ
    と、 該第２のバスに結合する少なくとも１つのコントローラ
    と、を備えるコンピュータシステムであって、 該第１のバスに結合する該コントローラのそれぞれが、 装置が接続され得る少なくとも１つのソケットであっ
    て、各ソケットが該プロセッサによって該コントローラ
    を通して入出力（Ｉ／Ｏ）アドレスにおいて個別にアド
    レス可能である、少なくとも１つのソケットと、 ソケットポインタレジスタであって、各ソケットポイン
    タレジスタが該複数のコントローラの全ての該ソケット
    の中から少なくとも１つのソケットを一義的に見分ける
    ソケットポインタ情報をロード可能である、ソケットポ
    インタレジスタと、 インデックスレジスタ、及び該インデックスレジスタ内
    に保存されるインデックスによってポイントされる少な
    くとも１つのデータレジスタと、 該プロセッサが入出力アドレスに書き込む際に、該第１
    のバス上への書き込みを認めること無しに該インデック
    スレジスタを更新する手段と、 該プロセッサによって該コントローラの少なくとも１つ
    のソケットのアドレス指定を認知する手段であって、該
    ソケットポインタ情報と該インデックスレジスタ内の該
    更新されたインデックスとを比較し、該ソケットポイン
    タ情報の少なくとも一部と該更新されたインデックスの
    少なくとも一部とがマッチする場合に、該インデックス
    レジスタによってポイントされる該データレジスタを書
    き込みデータで更新する手段を含む、アドレス指定を認
    知する手段と、を有している、コンピュータシステム。
  2. 【請求項２】 前記ソケットのアドレス指定を認知する
    前記手段が、前記バスの少なくとも１つの特定のアドレ
    スラインを前記ソケットポインタ情報の少なくとも１つ
    の特定のビットと比較する手段を含み、 前記コントローラが、前記比較手段が該ソケットポイン
    タ情報の少なくとも一部と前記更新されたインデックス
    の少なくとも一部とがマッチすることを示し、且つ、該
    ソケットポインタ情報の少なくとも１つの特定のビット
    と前記第１のバスの少なくとも１つの特定のアドレスラ
    インとがマッチする場合に、該第１のバス上の読み出し
    サイクルに応答する手段を含む、請求項１に記載のシス
    テム。
  3. 【請求項３】 前記読み出しサイクルに応答する手段
    が、前記比較手段が前記ソケットポインタ情報の少なく
    とも一部と前記更新されたインデックスの少なくとも一
    部とがマッチすることを示し、且つ、該ソケットポイン
    タ情報の少なくとも１つの特定のビットと前記第１のバ
    スの少なくとも１つの特定のアドレスラインとがマッチ
    する場合に、該第１のバス上の該読み出しサイクルを認
    める手段を含む、請求項２に記載のシステム。
  4. 【請求項４】 前記第１のバスが周辺機器インターコネ
    クト（ＰＣＩ）バスである、請求項３に記載のシステ
    ム。
  5. 【請求項５】 第２のバスと、前記第１のバスと該第２
    のバスとの間に結合されるブリッジと、を更に備え、該
    第２のバスは産業標準アーキテクチャ（ＩＳＡ）バスで
    ある、請求項４に記載のシステム。
  6. 【請求項６】 前記第１のバスに結合される前記少なく
    とも１つのコントローラが、PCIからPCMCIAへのコント
    ローラであり、 前記第２のバスに結合される前記少なくとも１つのコン
    トローラが、ISAからPCMCIAへのコントローラである、
    請求項５に記載のシステム。
  7. 【請求項７】 前記第１のバスが前記プロセッサと前記
    第２のバスとの間に結合される、請求項６に記載のシス
    テム。
  8. 【請求項８】 システム内の前記ソケットの数の合計が
    ８以下であり、 前記ソケットポインタレジスタの一部のビット数が２ビ
    ットであり、 前記第１のバスの前記アドレスラインの少なくとも１つ
    の特定のビットと比較される前記ソケットポインタ情報
    の前記特定のビットの数が１ビットである、請求項７に
    記載のシステム。
  9. 【請求項９】 前記第１のバスに結合される前記少なく
    とも１つのコントローラが２つのソケットを有する、請
    求項８に記載のシステム。
  10. 【請求項１０】 前記第２のバスに結合される前記少な
    くとも１つのコントローラが２つのソケットを有する、
    請求項９に記載のシステム。
  11. 【請求項１１】 前記第１のバスと前記第２のバスとの
    間に結合される前記ブリッジがポジティブアドレスデコ
    ーディングのためにプログラムされたPCIからISAへのブ
    リッジである、請求項１０に記載のシステム。
  12. 【請求項１２】 前記第２のバスに結合される前記少な
    くとも１つのコントローラが減算デコーディングのため
    にプログラムされる、請求項１１に記載のシステム。
  13. 【請求項１３】 PCカードコントローラに結合される少
    なくとも１つのカードをコントロールするためのPCカー
    ドコントローラであって、該PCカードコントローラが、 該少なくとも１つのカードを受け取り、該カードのシス
    テムへのコントロール可能な接続性を提供する、少なく
    とも１つのソケットと、 システム内のその他のソケットの中から該少なくとも１
    つのソケットを一義的に見分けるソケットポインタ情報
    を保存するソケットポインタレジスタと、 データを保存する複数のデータレジスタと、 該複数のデータレジスタの内の１つをポイントするイン
    デックスを保存するインデックスレジスタと、 該インデックスの書き込みを認めること無しにインデッ
    クスを該インデックスレジスタ内へ書き込む手段と、を
    備える、PCカードコントローラ。
  14. 【請求項１４】 前記少なくとも１つのソケットのアド
    レス指定を認知する手段を更に備え、該認知手段が、前
    記ソケットポインタレジスタ内の前記ソケットポインタ
    情報と前記インデックスレジスタ内の前記インデックス
    とを比較し、該ソケットポインタ情報の少なくとも一部
    と該インデックスの少なくとも一部とがマッチする場合
    に、該インデックスレジスタによってポイントされる前
    記データレジスタを書き込みデータで更新する手段を含
    む、請求項１３に記載のPCカードコントローラ。
  15. 【請求項１５】 前記少なくとも１つのソケットのアド
    レス指定を認知する手段が、バスの少なくとも１つの特
    定のアドレスラインと前記ソケットポインタ情報の少な
    くとも１つの特定のビットとを比較する手段を含み、 前記コントローラが、該比較手段が該ソケットポインタ
    情報の少なくとも一部と前記更新されたインデックスの
    少なくとも一部とがマッチすることを示し、且つ、該ソ
    ケットポインタ情報の少なくとも１つの特定のビットと
    該バスの少なくとも１つの特定のアドレスラインとがマ
    ッチする場合に、読み出しサイクルに応答する手段を含
    む、請求項１４に記載のシステム。
  16. 【請求項１６】 前記読み出しサイクルに応答する手段
    が、前記比較手段が、前記ソケットポインタ情報の少な
    くとも一部と前記インデックスの少なくとも一部とがマ
    ッチすることを示し、且つ、該ソケットポインタ情報の
    少なくとも１つの特定のビットと前記少なくとも１つの
    特定のアドレスラインとがマッチする場合に、該読み出
    しサイクルを認める手段を含む、請求項１５に記載のシ
    ステム。
  17. 【請求項１７】 複数のPCカードコントローラを有する
    コンピュータシステム内でデータの入出力（Ｉ／Ｏ）転
    送をコントロールする方法であって、該PCカードコント
    ローラのそれぞれがカードを挿入可能である少なくとも
    １つのソケットを有しており、該方法は、 該システム内の各ソケットが一義的にアドレス可能とな
    るように、該PCカードコントローラを、個別にアドレス
    可能なソケット番号と共にプログラムするステップと、 インデックスレジスタ内へのインデックスの書き込みを
    認めること無しに、該複数のPCカードコントローラの該
    インデックスレジスタ内へ該インデックスを書き込み、
    該インデックスが該ソケットの内の特定の１つにアドレ
    ス指定されるステップと、を包含する、方法。
  18. 【請求項１８】 前記プログラムステップが、ソケット
    ポインタ情報を各PCカードコントローラ内のソケットポ
    インタレジスタに保存するステップを包含し、 前記書き込みステップが、該ソケットポインタ情報と前
    記インデックスレジスタ内の前記インデックスとを比較
    することによって前記ソケットのアドレス指定を認知
    し、該ソケットポインタ情報の少なくとも一部と該イン
    デックスの少なくとも一部とがマッチする場合、該イン
    デックスレジスタによってポイントされるデータレジス
    タを書き込みデータで更新するステップを包含する、請
    求項１７に記載の方法。
  19. 【請求項１９】 前記PCカードコントローラが接続され
    たバスの少なくとも１つの特定のアドレスラインと前記
    ソケットポインタ情報の少なくとも１つの特定のビット
    とを比較するステップと、 比較結果が該ソケットポインタ情報の少なくとも一部と
    前記インデックスの少なくとも一部とがマッチすること
    を示し、且つ、該ソケットポインタ情報の少なくとも１
    つの特定のビットと該バスの少なくとも１つの特定のア
    ドレスラインとがマッチする場合に、該バス上の読み出
    しサイクルに応答するステップと、を更に包含する、請
    求項１８に記載の方法。
  20. 【請求項２０】 前記比較結果が前記ソケットポインタ
    情報の少なくとも一部と前記インデックスの少なくとも
    一部とがマッチすることを示し、且つ、該ソケットポイ
    ンタ情報の少なくとも１つの特定のビットと前記バスの
    少なくとも１つの特定のアドレスラインとがマッチする
    場合に、前記第１のバス上の前記読み出しサイクルを認
    めることによって読み出しサイクルに応答するステップ
    を更に包含する、請求項１９に記載の方法。
JP8312385A 1995-11-22 1996-11-22 コンピュータシステム、ｐｃカードコントローラ、及び複数のｐｃカードコントローラを有するコンピュータシステム内のデータ入出力転送をコントロールする方法 Pending JPH09244987A (ja)

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