KR950014182B1 - 확장 슬롯을 구비한 컴퓨터용 카드 및 카드용 확장 슬롯을 구비한 컴퓨터 - Google Patents

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내용 없음.

Description

확장 슬롯을 구비한 컴퓨터용 카드 및 카드용 확장 슬롯을 구비한 컴퓨터

제1도는 NuBus 버스(10)에 접속된 6슬롯이 존재하는 본 발명의 바람직한 실시예의 일반적인 컴퓨터 시스템 블록도.

제2도는 본 발명의 실시예의 피지칼 어드레스 메모리 스페이스의 도면.

제3도는 본 발명의 바람직한 실시예를 의한 메모리 스페이스 할당을 도시한 피지칼 어드레스 메모리 스페이스의 도면.

제4도는 본 발명의 모기판에 사용되도록 의도된 본 발명의 인쇄 회로기판 카드.

제5도는 주회로기관상에서 마이크로 프로세스와의 NuBus 인터페이스를 도시한 블록도.

제6도는 NuBus 버스에 사용되도록 의도된 여리 NuBus 클록을 보여주는 블록도.

제7도는 여러 NuBus 클록의 위상 관계도.

제8도는 모기판 프로세서(CPU1)와 NuBus 슬롯내의 NuBus 카드와의 인터페이스 블록도.

제9도는 모기판 프로세서 버스 인터페이스로의 NuBus를 도시한 블록도.

제10도는 카드가 슬롯 0용 소 스페이스의 상부를 어드레싱 하여도 메모리(2)의 ROM부를 억세스하는NuBus 슬롯내의 카드에 의해 보여지는 어드레스 메모리 스페이스 할당을 도시한 도면.

제11도는 본 발명에 따른 컴퓨터 시스템의 주회로기판(모기판)의 도면.

제12도는 본 발명에 따른 카드에 이용되는 예시적 디코더 수단의 도식도.

제13도는 본 발명에 따른 컴퓨터 시스템의 블록도.

제14도는 본 발명의 주회로기판에 사용되도록 의도된 본 발명의 인쇄회로기판 카드.

본 발명은 일반적으로는 모기판(mother board ; 주회로기판)상에 확장 슬롯을 갖는 컴퓨터 시스템, 더상세히는 그러한 슬릇 및 버스에 접속된 그러한 슬롯에 맞추기에 적합한 인쇄회로기판 카드를 가지며 컴퓨터의 어드레스 메모리 스페이스의 일부가 슬롯을 위해 리저브된(reserved) 퍼스널 컴퓨터에 관한 것이다.

확장 슬롯을 갖는 컴퓨터 시스템은 종래 기술에서도 잘 알려져 있다.

그러나, 이 컴퓨터의 카드의 메모리는 어드레스를 제공함에 의하여 어드레스되지 않으며, 슬롯의 카드에게마이크로 프로세서가 호출하고 있는 어드레스가 주변카드의 예비 메모리의 어디에 있는가를통고하는 슬롯내의 특정핀(어드레스와 함께)을 선택함에 의하여 억세스된다.

더우기 이러한 시스템에서의 카드용 메모리 스페이스의 리저베이션(reservation)은 비교적 작다(예를 들어,16바이트 혹은 256바이트). 즉, 어드레스 그 자체는 카드의 어드레스 스페이스가 어드레스 되고 있을때를 나타내기 위하여 통상 단독으로 사용되지 않는다.

여러 참고문이 이러한 컴퓨터 시스템의 일반적인 특성에 관하여 당분야의 통상의 기출자에게 이용가능하다.

예를들면 ; The Apple II Reference Manual, Apple Computer(1981) ; From Chips to Systems ; An Introduction to Microprocessors, Rodnay Zaks, Sybex, Inc., 1981 ; An Introduction to Microcomputers, by Adam Osborne and Associates, 1975 ; 및 The Apple II Circuit Description, Winston Gayler HowardW.Sams＆ Co.,Inc.(1983) 출판.

본 발명은 더 자세히는 공정 조정 메카니즘을 일반적으로 공급하는 동기(10Mhz), 멀티플렉스, 멀티마스터 버스의 프로토콜(예를들어, 로지컬, 전기적 및 물리적 규범) 및 일반적 규범을 기술하는 NuBus 명제를본질적으로 따르는 시스템 버스를 사용하는 컴퓨터 시스템에 관한 것이다.

NuBus는 메사츄세츠 공과대학에서 유례한 것이다.

그것은 계속 수정되어서 텍사스 인스트루먼트사의 어떤 출판물(택사스 인스트루먼트 발행번호 2242825-0001 및 택사스 인스트루먼트 발행번호 2537171-0001을 포함)에 존재한다.

최근에, 전기전자학회(IEEE)위원회는 IEEE 규범으로서 시스템 버스에 대한, 즉 본질적으로는 NuBus버스에 대한 명제를 제안하였으나, 그것은 택사스 인스트루먼트에 의하여 출판된 명세로부터 수정된 것이다.

제안된 IEEE 버스는 IEEE 1196 버스로 지칭된다.

IEEE 1196 버스(드래프트 2.0)에 대한 제안된 명세의 카피가 당분야의 통상의 지식을 갖는자에 의해 어떤 참고문이 필요한지에 대해 이 출원에 제공되었다.

IEEE 1196 버스는 텍사스 인스트루먼트의 출판물에 명시된 본질적인 NuBus 버스이다.

NuBus 사스템에서, 2³²상이한 어드레스를 발생할 수 있는 CPU에 접속될 수 있는 32비트 어드레스 버스가 존재하므로 4기가 바이트의 피지칼 메모리 어드레스 스페이스가 있다.

가장 간단한 형태로, NuBus 구조를 이용하는 컴퓨터는 어느 하나가 마이크로 프로세서, 메모리 및 일반적으로 마이크로 컴퓨터와 결합되는 기타 회로를 갖는 카드(때때로 모듈이라 칭함)를 위치시키는 슬롯을 갖는 주회로기판이다. 사실, 각 카드는 그 자체가 NuBus를 통하여 역시 NuBus에 접속된 기타 슬롯의 기타카드에 교신하는 마이크로 컴퓨터열 수 있다.

따라서, 예를들면 NuBus 시스템은 CPU(중앙처리장치) 마이크로 프로세서, 메모리 관리장치, 랜덤 억세스 메모리(RAM) 및 판독전용 메모리(ROM) 형태의 어떤 메모리, 및 카드의 마이크로 프로세서가 카드의ROM을 판독하고 카드의 RAM에 기입하도록 하는 카드의 버스를 갖는 카드를 포함할 수 있다.

부가하면, 입/출력(I/0) 회로는 카드에 포함될 수 있으며 이 회로는 카드가 카드의 단자를 통하여 가령디스크 드라이브, 프린터, 비디오 시스템 및 기타 주변장치와 같은 주변장치를 포함하는 시스템의 나머지부분과 교신하게 한다.

전형적으로 카드는 슬롯의 상호 동작단자와 전기적 접속을 하도록 설계된 핀형태로 전기단자를 포함하는에지를 갖는다.

마이크로 프로세서를 갖는 그러한 카드는 NuBus 트랜잭션을 초기화하고 이것에 의하여 주회로기판상의NuBus를 거쳐서 정보를 전송 및 수신하기 위하여 어떤 신호를 수행함에 의하여 NuBus 버스를 지배할 수있다.

따라서 그 카드는 NuBus(트랜잭션)를 통하여 기타 카드에 위치한 메모리로 정보를 기업 NuBus(다른 트랜잭션)를 통하여 그 정보를 판독할 수 있다.

NuBus 시스템에서, 메모리가 각 슬롯에 대해 리저브된다. NuBus 시스템에서, 전 4기가 바이트의NuBus 어드레스 스페이스의 상부 l/16의 할당된 메모리 스페이스인 16슬롯까지 존재할 수 있다.

상부 16번째는 256메가 바이트의 메모리 스페이스이며 이것은 각 슬롯에 구별 번호를 발생하는 슬롯 구별번호에 근거하여 16 가능한 NuBus 카드 슬롯에 사상되는 16메가 바이트에 16 영역으로 나누어지며, 슬롯의카드는 카드가 플러그되는 슬롯의 슬롯번호를 결정하기 위하여 구별 판정번호를 판독하게 한다.

통상, IEEE 1196 Bus의 제안 명제의 페이지 30-32를 참조하라.

따라서, 각 카드는 16메가 바이트의 "슬롯 스페이스"를 얻는다. 종래의 NuBus 시스템에서는, 카드의 "슬롯 스페이스''는 슬롯(카드가 존재함)의 구별번호(16진수로 표현된)를 NuBus 버스에 출현하는 어드레스의제2 상위 16진 디지트(2nd MSHD)에 대치하는 카드상의 장치에 의해 리저브되며, 이때 어드레스의 최상위16진 디지트(MSHD)는 SF이다.

따라서, MSHD가 SF와 동일할때를 장치는 결정하며 그다음에 슬롯번호(슬롯 판정번호)가 제2 MSHD와메치하는가를 결정하며 만일 매치되며 장치는 카드가 어드레스되는 것을 허여한다.

물론, 카드에 의한 실제 비교는 2진수로 행하여지며, 설명의 편의상 마치 16진수로 행하여지는 것처럼 비교하면 더 용이하다.

이 NuBus 시스템은 대부분의 메모리 어드레스 스페이스가 리저브되지 않으므로 상당한 융통성을 제공한다.

더우기, 슬롯을 위해 남겨둔 외관상 큰(16-메가바이트) 스페이스(슬롯 스페이스)는 상당한 데이타 기억을 제공한다(여기서 데이타는 컴퓨터 프로그램을 포함한다).

그러나, 과다한 융통성은 동일 모기판상에 사용될 수 있는 카드사이에서의 부조화를 야기한다.

즉, 이러한 융통성은 카드가 동일 메모리 스페이스의 일부를 사용하도록 개발된 다른 카드와 필적할 수있는 NuBus 시스템에서의 잔여 어드레스 스페이스의 대부분을 리저브한 카드를 설계하도록 한다.

물론, 스위치 및 점퍼 캐이블은 메모리 스페이스의 오버랩을 방지하기 위하여 시스템을 구성하는데 사용될 수 있지만, 여리가지로 곤란한 점이 많은데, 그중 일예로서 사용자가 단순히 카드를 슬롯에 플러그하도록하는 컴퓨터 시스템을 선호하는 초보자를 놀라게 할 수 있다.

본 발명은 전 메모리 어드레스 스페이스의 1/16을 NuBus 시스템의 각 슬롯에 자동적으로 할당함에 의하여 이러한 문제점을 해결한다.

따라서, 그 자체를 구성하며 여전히 융통성이 있되 그것때문에 사용자를 곤란하게 하지 않는 시스템을 제공하는 것이 본 발명의 목적이다.

각 카드에 대하여 증가된 메모리 스페이스로 인하여 더 큰 자동 컴퓨터 파워를 허여하는 슬롯을 갖는 주회로기판(모기판)을 제공하는 것이 본 발명의 다른 목적이다.

자동적으로 그들의 메모리 스페이스로 구성하며 각 카드에 대하여 리저브된 증가된 메모리 스페이스를 갖는 인쇄회로기판 카드(모듈)를 제공하는 것이 본 발명의 다른 목적이다.

본 발명은 NuBus 버스에 접속된 확장슬릇을 갖는 컴퓨터 시스템을 포함하며, 이 슬롯은 확장 슬롯내에서카드의 (모듈)메모리에 이용가능하며 리저브된 증가된 메모리 스페이스를 갖고, 증가된 메모리의 리저베이션은 명확한 신호에 의해 슬롯번호를 판정하는 구별 번호를 슬릇에 위치한 어떤 카드에 제공하는 구별 판정라인수단을 사용함에 의하여 발생된다.

더우기, 본 발명은 구별 판정라인 수단에 의하여 제공된 구별 신호를 수신하도록 접속된 디코더 수단을갖는 카드를 제공한다.

디코더 수단은 구별 신호에 의해 제공된 구별 번호를 NuBus에 출현한 어드레스와 비교한다.

그 비교의 결과로서 256메가 바이트의 메모리 스페이스는 메모리 스페이스가 $X000 0000 내지 $XFFFFFFF이며 여기서 X는 슬릇번호인 스롯의 카드에 대해 리저브된다.

디코더 수단은 16진수로 구별 번호가 어드레스에서의 최상위 16진 디지트와 동일한가를 결정하기 위하여구별번호와 NuBus 버스에 출현하는 어드레스의 최상위 16진 디지트와 비교한다.

디코더 수단이 그들이 동일하다고 결정할때, 그것은 카드의 어떤 메모리가 NuBus 버스에 출현하는 어드레스에 근거하여 어드레스될 수 있게 한다.

물론 비교는 2진으로 행하여지되 설명상 16진으로 행하여지는 것처럼 비교처리를 하는 겻이 더 용이하다.이하의 기술에서, 본 발명의 철처한 이해를 위하여 여러가지 세부사항이 가령, 회로, 블록도, 메모리 위치,논리값 등이 서술되고 도시된다.

그리나 본 발명이 이러한 세부사항이 없이도 실시될 수 있음이 당분야의 전문가에게는 명백할 것이다.

다른 예로서, 공지의 소자 및 서브-시스템은 상세히 서술되지 않는데 이는 불필요하게 본 발명을 불명료하게 하기 때문이다.

제1도는 본 발명에 따른 컴퓨터 시스템의 일반적인 구조를 도시한 것이다.

시스템은 통상 마이크로 프로세서이며, 메모리(2)로부터 데이타를 판독하며 메모리(2)에 데이타를 기입하도록 메모리(2)에 접속된 중앙처리장치(1)(CPU1)를 포함한다. CPU(1)는 메모리(2)에 접속되어서, 어드레스 버스로서 역할을 하며 CPU(1)로부터 메모리(2)로 어드레스를 제공하는 프로세서 버스(5)를 경유하여메모리 장소의 어드레스를 제공한다.

어드레스된 메모리 장소로부터의 데이타(컴퓨터 프로그램 명령을 포함)는 메모리(2)에 의하여 양방향 데이타 버스로서 역할을 하는 프로세서 버스(6)로 제공된다.

CPU(1)는 프로세서 버스(5)를 통한 어드레스 신호에 따라 메모리(5)의 메모리 장소를 어드레스하는 어드레스를 프로세서 버스(5)를 통해 제공하며 그다음에 프로세서 버스(6)를 통하여 메모리(2)에 데이타를 제공함에 의하여 메모리(2)에 기입함에 의하여 메모리(2)에 기입할 수 있다.

잘 알려진 바와 같이, 프로세서 버스(5)를 통해 이동될 수 있는 CPU(1)로부터의 어떤 신호는 CPU(1)가메모리(2)에 기입하는가 혹은 메모리(2)로부터 판독하는가를 나타낸다.

프로세서 버스(5)는 32비트 어드레스 버스이며 따라서 어드레스 신호를 제공하는 32 어드레스 라인을 포함한다. 프로세서 버스(5)는 CPU(l)가(메모리로부터) 판독중인가 혹은(메모리로) 기입중인가를 나타내는제어신호(예를들면, R/W(판독/기입) 및 Chip Select) 및 종래 기술에서 잘 알려진 사용될 특정 마이크로프로세서용 제어신호 및 타이밍 신호(예를들어, 열 어드레스 스토로우보 및 행 어드레스 스트로우보)를 포함하는 기타 관련 제어신호를 더 포함하되 더 자세히 서술되지는 않는다.

프로세서 버스(6)는 32비트 데이타 버스(따라서 데이타 신호를 제공하는 32 데이타 라인) 및 종래 기술에서 잘 알려진 통상 데이타 버스와 더불어 포함되는 사용중인 특정 마이크로 프로세서용 관련 제어신호(에를들어, 기입 인에이블 신호등)를 포함한다.

본 발명에 따른 CPU(1)는 기억장소 $0000 0000 내지 $FFFF FFFF($기호는 16진 표기를 나타낸다)범위의 2³²상이한 어드레스를 발생하는 어드레스 발생수단을 포함하며, 이것은 통상 프로세서 버스(5)에 접속되며 가령 마이크로 프로세서 68020(모토롤라) 및 80386(인텔)과 같은 CPU(1)의 일부이다.

또한 컴퓨터 시스템은 종래 기술에서 잘 알려진 바와 같이 주변장치와 데이타를 교신하기 위하여컴퓨터와 인터페이스하는데 사용되는 입/출력 회로를 포함한다.

이 회로는 상세히 잘 알려져 있다.

입/출력(I/O)회로(7)는 내부접속 버스(13) 프로세서 버스(6) 및 (3)를 경유하여 CPU(1) 및 메모리(2)에접속된다.

I/O 회로(7)는 디스크 드라이브, 모뎀, 비디오 디스플레이 및 컴퓨터 시스템에 사용하는 기타 주변장치와같은 주변장치에 억세스하는데 사용될 수 있다.

제1도에 도시된 바와 같이, 디스코 드라이브(8)는 I/O 회로(7)와 디스크 드라이브(8)간에 도시된 내부접속 버스에 의하여 I/O 회로에 접속된다.

I/O 회로(7)는 메모리에 데이타를 제공하기 위하여 및 메모리 및 CPU로부터 데이타를 수신하기 위하여,프로세서 버스(6)를 통하여 메모리(2)에 접속되며 버스(3)는 CPU가 I/O 회로(7)에 부착된 주변장치를 어드레스하게 하며 I/O 회로(7)가 메모리(2)를 어드레스하게 한다. I/O 회로(7)는 또한 데이타를 수신하고CPU(1)로부터 제어신호를 수신하기 위하여 CPU에 접속된다.

따라서 디스크 드라이브(8)와 같은 주변장치는 CPU(1) 및 메모리(2)와 프로그램을 포함하는 데이타를교환할 수 있으며 또한 어떤 카드 및 제1도에 도시된 컴퓨터 시스템에서 구별번호 $9를 갖는 슬롯 29와같은 NuBus(10)에 접속된 슬롯과 데이타를 교환할 수 있다.

통상적인 트랜잭션에서 CPU(1)는 버스(5)를 통하여 어드레스를 제공한다.

버스(5)에 접속된 메모리(2)는 어드레스를 수신하며 버스(5)에서 제공된 어드레스에 따라 어드레스된 기억장소에 근거하여 버스(6)를 통하여 값을 제공한다. 메모리(2)로부터의 데이타를 프로세서 버스(6)를 통하여 CPU(1)에 공급된다.

메모리(2)는 통상 RAM을 포함하며 ROM(판독전용 메모리)도 더 포함한다.

프로세서 버스(6)는 인터페이스(9) 및 내부접속 버스(11,12)를 통하여 NuBus(10)에 접속된다.

제1도는 컴퓨터 시스템은 인쇄회로기판 카드를 수용하여 각각 제4 및 14도의 카드(50,50a)와 같은 카드의 회로와 전기적 접속을 하도록 설계된 6 ''확장'' 슬롯을 포함한다.

그러한 시스템은 모기판에서 기타 시스템 버스, NuBus(10)에 각각 접속되는 슬롯(29,30,31,32,33,34)을 포함한다. 따라서, 슬롯(29)은 내부접속 버스(19)를 경유하며 NuBus(10)에 접속된다.

각 슬롯은 내부접속 버스를 통하여 NuBus 버스(10)의 특정 신호라인에 전기적 접속되는 각각의 상호 동작단자를 포함하며 각 슬롯(29,30,31,32,33,34)은 NuBus 버스(10)에 전기적 접속을 제공하는 한 세트의 상호동작단자를 포함한다.

본 발명에 따른 카드는 슬롯에서 각 상호 동작단자와 전기적 접속을 하도록 설계된 단자(51)를 포함하며,이에 의하여 카드의 소자가 NuBus 버스(10)의 모든 신호를 수신하게 한다.

슬롯(29,30,31,32,33 혹은 34)의 어느 하나에 있어서의 카드는 NuBus 인터페이스(9)를 경유하여 메모리(2)와 교신할 수 있으며 CPU(1)는 이하 서술될 NuBus 인터페이스(9)를 경유하여 카드의 어떤 메모리와도교신할 수 있다. 예를들어, NuBus 인터페이스(9)는 버스(25)를 통하여 CPU(1)로부터 슬롯의 카드의 메모리에 대한 어드레스를 수신하며 내부접속 버스(11)를 통하여 이 어드레스를 NuBus(10)에 제공하며, 인터페이스(9)는 CPU(1)와 카드의 어떤 CPU(카드의 메모리로부터 판독 혹은 메모리에 기입하기 위하여 NuBus버스를 제어함)간의 프로세서 버스(5(내지 25) 및 6)를 할당 및 동기시키는 역활을 한다. 유사하게, 인터페이스(9)는 NuBus(10) 및 내부접속 버스(11)를 통하여 카드의 CPU(''NuBus 장치'')로부터 메모리(2)에 대한 어드레스를 수신하며 ; 계속하여 프로세서 버스에 동기화하며 어드레스를 발생한 NuBus 장치가 프로세서 버스를 제어(버스(25)를 통하여 프로세서 어드레스 버스(5)에 어드레스 신호를 위치함에 의하여)할 것인지의 결정이 뒤따르며, 인터페이스(9)는 메모리(12)에 접속된 버스(25)에 어드레스 신호를 제공한다.

메모리는 어드레스된 기억장소로부터의 데이타와 응하며, 이 데이타는 NuBus(10)를 통하여 NuBus 장치에 그 데이타를 제공하는 인터페이스(9)에 접속된 버스(6)에 위치된다.

제1도의 컴퓨터 시스템은 NuBus 버스를 주회로기판상의 CPU(1) 프로세서 버스가 NuBus 버스가 아닌주회로기판상의 컴퓨터 시스템에 대한 확장버스로 이용한다. 따라서 NuBus(10)에 접속된 슬롯은 에를들어부가 메모리 혹은 부가 프로세서 카드를 포함하기 위하여 시스템을 확장하는 능력을 제공한다.

그러나, 주회로기판상에 CPU 및 메모리가 없는 NuBus 구조를 갖는 본 발명을 이용하는 것이 가능하다. 그리나 시스템은 제13도에 도시되며 이하 기술될 것이다.

제13도는 각각 NuBus 버스(120)에 접속된 슬롯을 포함하는 주회로기판상에 NuBus 버스(120)를 이용하는 컴퓨터 시스템에 대한 본 발명의 일반적인 예를 도시한 것이다. 제13도에 도시된 것처럼 그러한 시스템의 주회로기판은 NuBus 버스(120) 및 슬롯(130), 슬롯(131),···, 내지 슬롯(144)으로 나타내어진 15슬롯을포함할 수 있다.

각 슬롯은 내부접속 버스에 의하여 NuBus 버스(120)에 접속되며 따라서 슬롯(130)은 내부접속 버스(150)에 의하여 NuBus 버스(120)에 접속되며, 그 내부접속 버스는 통상 NuBus 버스(120)의 모든 라인을포함하며 부가하면, 구별 판정라인 수단으로서 역활하는 4라인을 포함한다. 이 4라안은 통상 0내지 15까지의 어떤 수를 명시할 수 있는 2진값을 이송한다.

각 슬롯은 각 슬롯에 상이한(구별) 수를 제공하는 구별 판정 라인 수단을 수신한다.

즉, 내부접속 버스(150)의 일부로서 합체된 구별 판정라인 수단은 0와 동일한 구별신호를 이동시킨다.

슬롯(144)(슬롯 $E)은 $E와 동일한 값(구별신호)을 제공하는 내부접속 버스(164)의 일부로서 합체된명확한 구별라인 수단을 갖는다.

NuBus 규범은 슬롯 0 내지 15까지에 할당된 소 슬롯 스페이스(각각 16-메가 바이트)에 대하여 상위256메가 바이트(제2도의 영역(40)으로서 도시됨)를 사용하므로 16번째 슬롯은 없음을 주의하자.

이것은 제13도에 도시된 것과 같은 시스템의 피지칼 어드레스 메모리 스페이스를 도시한 제2도에서 더명확하게 나타난다.

슬롯 $O 내지 $E의 각각은 256 메가 바이트의 ''슈퍼 스페이스''를 갖는다.

따라서, 예를들어 슬롯 0는 메모리 장소 $0000 0000 내지 $0FFF FFFF까지 그것에 대해 리저브된 256메가 바이트의 슈퍼 스페이스를 갖는다.

이 스페이스는 제2도에서 번호(41)에 의해 통상 도시된다. 제13도 및 2도에 도시된 시스템은 그 슬롯을위해 리저브된 메모리 스페이스와 더불어 슬릇 $0를 포함하지만 많은 마이크로 프로세서는 영역(41)(슬롯$0 슈퍼 스페이스)의 메모리를 선호하므로 편리를 도모하기 위하여 일반적인 발명의 통상적인 응용(예를들어 제13도)은 슬롯 $0를 포함하지 않으며 메모리 스페이스(41)가 어떤 특정 슬롯을 위해 리저브되지 않을것이다.

따라서, 전여 슬롯(즉, 슬롯 $1 내지 $E)의 어떤 카드는 영역(41)의 메모리를 사용할 수 있다. 물론, 어떤 슬롯(15이하)은 본 발명에 따라 실행될 수 있다.

NuBus 규범에 의해 요구되는 바와 같이, 슬롯 $0 내지 $E의 각각은 통상 40으로 나타난 256메가 바이트 영역에 위치한 16메가 바이트의 스페이스에 대해 리저브하며, 이 영역은 기억장소 $F000 0000 내지 $FFFF FFFF까지의 간격이다. 가령 4구별 판정라인과 같은 구별신호는 영역(40)의 "소 스페이스"를 각 카드에 할당하기 의해 사용된다. 영역(40)의 소 스페이스 각각은 또한 ''슬릇 스페이스"로서 NuBus 규범에서지칭된다.

$FSiXX XXXX 형태의 어드레스는 슬롯 Si의 카드의 슬롯 스페이스에 속하는 어드레스를 나타낸다.

이러한 명세와, 함께 제출된 IEEE1196 명세서 드래프트 2.0의 페이지 30-31을 참고하라.

제2도는 제13도에서 일반적으로 기술된 시스템의 일반적 피지칼 어드레스 메모리 스페이스를 나타낸다.

NuBus(120)을 포함한 주회로기판은 CPU 혹은 메모리를 포함하지 않는다. 주회로기판의 시스템 클록(170)은 NuBus 클럭신호를 공급하며 제13도에 도시된 라인(175)을 통하여 NuBus(120)에 접속된다.

도시되진 않았지만, NuBus 신호용 전원회로가 이해되어 진다. 제13도의 시스템의 주회로기판은 가령NuBus 타임아우트회로와 같은 카드에 위치되지 않은 기타 NuBus 서어비스를 포함해야 함이 이해되어야한다.

제13도에 도시된컴퓨터 시스템은 통상 2인쇄회로 기판 카드를 포함하는데 하나는 하나의 슬롯에 삽입되며 다른 카드(제2 카드)는 다른 슬롯에 삽입된다.

설명의 편리를 도모하기 위하여 제1카드는 슬롯 $0(즉, 슬롯 130)에 플러그되며, 제2카드는 슬롯 $1(즉, 슬롯 131)에 플러그된다고 가정하라.

카드는 제4 및 14도에 통상 기술되어 있다.

그것들은 인쇄회로기판카드(50 혹은 50a) 및 단자(51)를 포함하며, 이들은 카드(50 혹은 50a)상의 여러소자 및 신호 라인에 접속된다.

단자(51)는 카드상의 각 단자와의 전기적 접속을 위하여 상호 동작 단자를 포함하는 슬롯내의 소케트로돌출하는 인쇄회로기판의 일부이다.

내부접속의 물리적 규범은 NuBus 규범에 의해 명시된다. 슬롯의 상호 동작 단자는 주회로기판의 여러라인 및 소자에 접속되며 예를 들어 슬롯의 많은 상호 동작 단자는 NuBus 버스 신호라인에 전기적 접속된다.

이 상호 동작 단자는 카드상의 소자가 NuBus 버스(120)에 존재하는 여러 신호를 수신하게 하며, 한 슬롯의 한 카드가 NuBus(120)를 통하여 가령 내부접속(150,151)과 같은 내부접속 버스를 경유하여 다른 슬롯의다른 카드와 교신하게 한다.

제13도를 포함하는 본 실시예에서, 제1카드(50)(슬롯 $0에 존재하는 것으로 가정)은 제4도에 도시된CPU(61)와 같은 CPU 및 제1카드(50)상에 위치한 카드 버스(65)를 통하여 서로 접속된 RAM(62) 및ROM(62)과 같은 메모리를 포함한다. CPU(6l) 및 메모리(62)는 카드(50)상의 단자(51)를 통하여 NuBus(120)인 시스템 버스에 접속된다.

슬롯 $1의 제2카드(50a)(제14도 참조)는 랜덤 억세스 메모리와 같은 제14도의 메모리(62)를 포함하되CPU는 포함하지 않는다.

그러한 카드는 슬래이브 카드로 지칭되며 버스(120)를 통제할 수 없다.

제2카드는 NuBus(120)에 발견되는 동일 신호의 대부분(전부는 아니지만)을 포함하는 카드 버스(65)를포함한다. NuBus(120)(어드레스 및 데이타가 동일 라인을 통하여 멀티플렉스 되므로 IEEE 1196 명세서,드래프트 2.0에서 AD(31…0)로 지칭됨)의 라인의 어떤 어드레스 및 데이타는 디코더 수단(60)에 공급된다.

제4도에 도시된 버스(66)는 완전한 NuBus 어드레스 및 데이타 신호 및 제어신호 및 전력신호를 통상이송시킨다. 여기에서 NuBus의 32어드레스 라인(또한 NuBus상의 32데이타 라인으로서 역활을 한다)은 그들이 NuBus 신호 (AD)(31…0)일지라도 A31 내지 A0로 지칭된다.

본질적으로 카드(50a)의 디코더 수단(60)은 제2카드(50a)의 메모리(62)가 어드레스될 수 있게하며, 이때NuBus(120)의 어드레스는 제2카드의 리저브된 어드레스 스페이스에 있으며 이 예에서는 기억장소 $10000000 내지 $1FFF FFFF까지 어드레스 된다.

어드레스가 그 리저브된 메모리 스페이스에 있을때, 디코더 수단(60)은 카드(50a)상의 메모리(62)의 칩선택(CS)라인(디코더 수단(60)으로부터의 라인(64)에 접속됨)을 액티베이트하며, 이것에 의하여 그것들이 어드레스중인 것을 그 카드상의 여러 RAM 및 ROM 칩에 나타내며 따라서 슬롯 $1에 카드(50a)상의 메모리(62)를 어드레스한다.

따라서, 제2카드(50a)상의 메모리는 디코더 수단이 칩선택 편에 의하여 메모리 칩을 인에이블할때 시스템 버스로부터 어드레스를 수신할 것이다.

따라서, 메모리를 어드레싱하기 위한 2³²상이한 어드레스를 발생하는 어드레스 발생수단을 갖는 슬롯 $0의 제1카드(50)상의 CPU는 NuBus(120)로 슬롯 $0의 카드의 단자를 통하여 어드레스를 제공한다.

그 어드레스의 부분들은 제2카드(50a)상의 디코더 수단(60)에 출현한다.

만일 그 어드레스가 범위 $1000 0000 내지 $1FFF FFFF에 있으면 제2카드상의 메모리는 적당한 타이밍 사이클 동안에 NuBus(120)로 데이타를 제공하는 응답을 할것이다.

제13도의 슬롯 $1에서의 제2카드상의 디코더 수단(60)은 번호$1 인 슬롯 $1의 구별번호와 시스템 버스(NuBus 버스(120))에 출현하는 어드레스의 최상위 16진 디지트를 비교하여,16진수로된 구별번호가 어드레스의 최상위 16진 디지트와 동일할 때를 결정한다.

이것이 발생할 때, 디코더 수단은 제2메모리가 시스템 버스로 데이타를 제공하기 위해 어드레스될 수 있게 한다. 따라서,256메가 바이트 "슈퍼 스페이스''는 슬롯 $1의 제2카드에 대해 리저브된다.

이하 서술된 바와 같이, 디코더 수단은 또한 NuBus 시스템의 명세에서 요구된 메모리 스페이스의 16메가바이트를 리저빙하는 기능을 수행한다.

제13도의 슬롯 $1은 그 슬롯에 그 슬롯의 구별번호와 동일한 구별 신호를 제공하는 구별 판정 라인수단에 접속된다는 것이 이해될 것이다.

이것은 제13도의 기타 슬롯의 각각에 대해 진실이다(예를들어, 슬롯 144은 그 슬롯의 구별번호인 구별신호 $E를 갖는다.) 통상, 구별 판정라인 수단은 2진값을 이동하는 4도 전체로 구성된다.

슬롯 $1에 대하여, 4라인중 하나만이 2진값 1을 이동할 것이며 반면에 다른 모든 라인은 2진값 0을 이동할 것이며 여기서 1은 최하위 이진 디지트에 있다.

따라서, 구별 판정라인 수단은 구별번호 $1을 갖는 것으로서 그 슬롯과 동일한 슬롯 $1에 구별신호(1)를 제공할 것이다.

구별번호를 동일시하는 기타 방법, 에를들어 산술 변환을 통하여 슬롯의 구별번호를 발생하는 구별번호를제공하는 것과 같은 방법이 이루어질 수 있음이 이해되어 진다. 대신, 멀티레벨 로직을 갖는 하나의 콘턱터가 명확한 식별 라인 수단으로서 제공될 수 있다.

6슬롯을 이용하는 본 발명의 바람직한 실시예는 제1,3,11 및 12도를 참고하여 서술될 것이다.

제11도는 CPU(1), 판독전용메모리(ROM)를 포함하는 메모리(2), I/O 회로(36) 및 6슬롯(29 내지 34)을포함하는 주회로기판(14)(모기판으로도 칭함)의 전면도이다.

모기판(14)은 또한 제11도에 도시된 키이보드에 접속을 제공하는 코넥터 수단을 포함한다.

기타 다른 퍼스널 컴퓨터 시스템에서와 같이, 모기판(14)은 또한 가령 전력공급기, 래치 및 버퍼와 같은여러 기타 회로 및 드라이버를 포함할 수 있으며, 비디오회로, 클록 회로 및 종래 기술에서 잘 알려진 퍼스널 컴퓨터 시스템과 통상 연관되는 기타소자를 포함할 수 있다. 각 슬릇(29,30,31,32,33 및 34)은 슬롯에 삽입된 카드상에서 단자(5l)와의 전기접속을 하게 하는 상호동작단자를 포함한다.

각 슬롯(29∼34)은 NuBus 규범에 따라서 제1도의 NuBus(10)의 모든 NuBus 신호를 수신한다.슬롯은 제1도에 도시된 내부접속버스(19,20,21,22,23 및 24)를 통하여 NuBus 신호를 수신한다.

이러한 접속은 각 슬롯이 갖는 구별번호를 각 슬롯에 열치시키는 구별 판정라인만 제외하고는 각 슬롯에공동이다.

특정한 실시예에서, 슬롯(29)은 아래표에서 보여지는 2진값을 이동하는 4콘턱터(라인)에 의하여 구별번호($9)에 할당된다.

이 4콘턱터는 슬롯 $9의 가장 근접한 곳에 부분적으로 제공되기 때문에 NuBus(10)의 라인의 전길이를통하여 물리적으로 존재할 필요가 없지만 내부접속 버스(19)의 부분이다. 이것은 유사하게 슬롯(30,31,32,33및 34)에 대해서도 해당된다.

물론 표1에 보여지는 지리적 어드레스는 각 슬롯의 구별번호이다.

[표 1]

제 1 도 시스템에 대한 NuBus 슬롯번호

(NuBus 신호의 인버터에 의해 논리반전 후에 보여지는 이진값)

각 슬롯에 대한 구별판정 라인 수단에서의 갓 라인은 라인을 전원 신호(+5V)로 풀업하기 위한 회로에접속된다. 이 회로는 통상 NuBus 규범에 따라 구별 판정라인의 각각의 풀업저항을 포함할 수 있으며 이저항은 오픈 신호를 본질적인 +5V로 풀업할 것이며 접지 신호는 본질적으로 접지된 채로 유지된다.

이하 서출될 제12도에 도시된 회로는 오픈 신호가 본질적으로 +5V의 전원 전압레벨에 이미 풀업되어 있고(이들을 더코더 수단(60)에 인가하기 전에),(GA3…GA0 신호 및 어드레스 (A31…A0)신호를 포함한)NuBus 신호가 인버터에 의하여 논리적으로 반전되어 있다고 가정한 것이다. 더우기, NuBus 버스(10)의NuBus 신호 각각은 NuBus 카드(예를들어, 카드(50) 및 카드(50a))의 회로에의 인가에 앞서 논리적으로반전되어야 하며(카드의 인버터를 통하여) ; 유사하게 NuBus 버스(10)로의 카드로부터의 신호는 논리적으로 반전되어야 한다(인버터를 통하여).

통상, 이 인버터들은 카드에 사용되는 입/출력 버퍼에 포함될 수 있다.

NuBus 버스(10)와 모기판 회로(즉, CPU(1), 메모리(2), I/O 회로(7), 여러 버스(5,6,25 등))를 인터페이스하는 인터페이스(9)에서, NuBus 버스 (10)로 가는 신호는 반전하며, NuBus(10)로부터 오는 신호는 반전된다. 따라서, 예를들면, 슬롯에 인가되는 GA3 NuBus 신호(GND)는 카드상에서 논리1("1'')로 반전되며제12도에 도시된 디코더 수단(60)에서의 회로에 인가된다.

이러한 반전은 종래 기술에서 잘 알려져 있다.

물론, CPU(1)및 관련회로 및 버스(예를들어, 버스(5,6,25))가 NuBus 시스템, 규범 및 신호를 이용하면,인터페이스(9)에서는 아무런 반전도 필요치 않다.

이 실시예에서(제1,11 및 3도에 도시), 슬롯 30은 구별번호($A)를 가질것이며, 슬롯 31은 구별번호($B)를 가질것이며, 슬롯 32는 컴퓨터 시스템에서 구별번호($C)를 가질것이며 슬롯 33에 대한 구별번호는 $D가 될것이며 슬롯 34는 구별번호($E)를 가질것이다.

IEEE 1196 버스 명세로서 지칭되는 NuBus용 IEEE의 제안된 명세에서, 구별판정라인 수단은 카드 슬롯판정으로 지칭되며, 지리적 어드레서(GA3,GA2,GA1 및 GA0)를 표현하는 심볼 "ID(3…0)"로 표현된다.

6페이지에서, IEEE의 명제에 나타난 바와 같이, 이러한 4라인은 버스가 되지 않고 컴퓨터의 카드위치를명시하기 위하여 각 위치에 인코드된 이진수이다.

본 발명에 따르면, 제1도에 도시된 컴퓨터 시스템은6슬롯의 각각이 리저브된 메모리 스페이스의 256메가 바이트를 보유하는 ''슈퍼 스페이스''를 갖는 제3도에 도시된 피지칼 어드레스 메모리 스페이스의 결과를낳는다.

따라서, 예를들면, 슬롯 $9은 기억장소$9000 0000에서 시작하여 $9FFF FFFF에서 끝나는 리저브된 슈퍼 스페이스를 갖는다.

부가하면, 슬롯 $9은 NuBus 명세에 따라 리저브된 소 스페이스(''슬롯 스페이스'')를 가질 수 있고 그명제에 따라, 슬롯 $9는 기억장소 $F900 0000 내지 $F9FF FFFF에서 그것에 대해 리저브된 소 스페이스를 가질수 있다.

제3도에 도시된 바와 같이, 256메가 바이트 영역(42)은 여러 슬롯에 대한 소 스페이스를 보유한다.

본 발명에 따라서 설계된 시스템에 부가될 수 있는 부가 확장 슬롯에 대해 사용될 수 있는 리저브되지 않은 NuBus 메모리 어드레스 스페이스(43)가 있다.

최하위 256메가 바이트 메모리 스페이스(45)는 슬롯 $0의 카드상에 있는 것처럼 구별번호($0)가 할당된 CPU(1)에 대한 로우칼 어드레스 스페이스이다.

CPU(1)는 부가 슬롯을 ''점유''하도록 설계될 수 있고, 즉 구별번호($1,2 및 3)가 할당될 수 있고 따라서제3도에 도시된 특정 실시예에서처럼 리저브된 전영역(44)을 가지며, 사실상 모기판은 4슬롯($0,1,2 및 3)이 된다.

설계자가 CPU(1)의 사용에 대해 완전히 슈퍼 스페이스 슬롯($0)를 절연하고자 하면(즉, 그 슈퍼 스페이스 $0에 대한 NuBus 억세스를 방지), NuBus 인터페이스(9)는 그러한 억세스를 방지하되 슈퍼 스페이스($1 혹은 $2 혹은 $3)에서 복제된 앨리어스(aliases)에 의하여 슈퍼스페이스($0)에서의 데이타에 대한억세스가 허용되도록 설계될 것이다. 따라서, 슈퍼 스페이스($0)의 NuBus(10)의 NuBus 어드레스는 슈퍼스페이스($1)의 동일한 각 기억장소(즉, $0XXX XXXX 내지 $1XXX XXXX)로 디코드될 수 있다.

그러한 상태에서, NuBus 카드(실제 피지칼 슬롯 $9 내지 $E에서)는 슈퍼 스페이스($0)에 기억된 데이타의 앨리어스를 포함하도록 설계될 수 있는 슈퍼 스페이스($1,2 혹은 S)를 어드레스하여 슬릇 $0 슈퍼스페이스를 억세스할 수 있다.

어드레스 스페이스($0000 0000 내지 $1000 0000)는 또한 NuBus 트랜잭션없이 카드상에서 전적으로 동작하는 카드용 로우칼 어드레스 메모리 스페이스이며, 즉 CPU를 갖는 제4도에 도시된 카드는 CPU가NuBus 트랜잭션을 초기화하지 않으면 동일 어드레스 스페이스(45)의 카드상의 로우칼 RAM를 국부적으로 어드레스할 수 있다.

카드상의 순수한 로우칼 트랜잭션에 대한 그러한 배열은 종래에도 잘 알려진 카드상의 어드레스 디코더에의하여 실행된다.

또한 제1도의 특정 실시예는 I/O 회로 및 제3도에 도시된 메모리(2)의 부분인 판독전용 메모리(ROM)용 부가메모리 스페이스를 리저브한다.

특히, 어드레스 메모리 스페이스는 $4000 0000 내지 $4FFF FFFF까지 보유된다.

더우기, I/O 동작 및 회로용 메모리 어드레스 스페이스는 기억장소 $5000 0000 내지 $5FFF FFFF까지리저브된다.

제3도는 I/O 및 ROM 메모리 스페이스가 $4000 0000 내지 $5FFFFFFF에 위치된다.

따라서, ROM 혹은 I/O 정보에 대한 억세스는 $4000 0000 내지 $5FFFFFFF까지의 기억장소를 어드레싱함에 의하여 CPU(1) 혹은 제2 CPU(61)에 의해 얻어질 수 있다. 본 발명의 다른 실시예는 NuBus 카드에 대한 모기판 I/O 및 ROM 메모리 스페이스가 $F000 0000 내지 $F0FF FFFF에 위치되는 제10도에도시된다.

이 실시예에서, 모기판 I/O 정보 및 NuBus 카드(NuBus 슬롯에서)에 의해 억세스 가능한 시스템 ROM(모기판에서)의 메모리 스페이스는 16MB(메가 바이트)에 제한되는 반면 CPU(1)는 여전히 $4000 0000 내지 $5FFF FFFF 영역을 억세스할 수 있지만 많은 가능한 시스템이 16MB의 제한된 스페이스가 ROM 및 I/O 사용에 대해 충분하도록 구성될 수 있다.

따라서, NuBus 카드에 대해 ROM에 대한 억세스를 야기하는 NuBus 버스상에서 범위 $F000 0000 내지$F0FF FFFF의 어드레스를 제공함에 의하여 모기판 상의 메모리(2)의 부분인 ROM을 억세스 할 수 있다.

이것은 $F000 0000 내지 $F0FF FFFF 영역의 NuBus 버스로부터 모기판($4000 0000 내지 $5FFFFFFF)의 ROM 및 I/O 영역으로의 어드레스를 디코드하는 인터페이스(9)에 의하여 잘 알려진 방식으로 실행된다.

CPU(1)는 유사하게 구속될 필요없으며 따라서 $4000 0000 내지 $5FFF FFFF로 정의된 영역을 어드레싱하여 모기판 ROM 혹은 I/O 메모리를 구할 수 있고, 즉 CPU(1a)는 NuBus 카드(모기판상에서 필수 시스템 ROM 및 I/O에 억세스에 있어 제한됨)에 이용가능하지 않은 부가 ROM 휵은 I/O 메모리(메모리의일부분)를 가질 수 있다.

제10도에 도시된 바와 같이 본 발명의 실시예는 구성 ROM이 16MB 소(슬릿) 스페이스의 싱부에 위치해야 하는, 즉 슬롯 $0의 ROM 스페이스가 스페이스 $F000 0000 내지 $F0FF FFFF의 상부에 위치해야함을 요구하는 NuBus 규범과 일치한다.

본 발명에 따른 카드는 제4,12 및 14도를 주로 참고로하여 기술될 것이다. 제4도는 시스템의 슬롯의 어느 하나, 가령 슬롯 29로 플러스함에 의하여 본 발명의 컴퓨터 시스템에 합체될 수 있는 본 발명의 카드를도시한 것이다.

카드는 가령 카드버스(65) 및 내부접속버스(67,68,69)와 같은 여러 라인을 형성하는 전도 수단이 배치된인쇄회로기판(50)을 포함한다.

유사하게, 제14도는 제14도에 도시된 카드(50a)가 통상 오직 슬레이브일 수 있으며 NuBus 버스(10)를제어할 수 없으며 NuBus 트랜잭션을 초기화할 수 없는 동안에 통상 카드(50)로 하여금 NuBus 버스(10)에대하여 마스터로서 동작하게 하는 CPU(61)를 포함하지 않는 것을 제외하고는 제4도에 도시된 카드와 본질적으로 동일한 본 발명의 카드(50a)를 도시한 것이다.

카드(50,50a)는 슬롯에 있어서의 상호 동작 단자와 전기적 접속하여 여리 소자를 주회로기판(14)에 출현하는 여러 신호에 접속하기 위한 단자(51)를 포함한다.

모든 NuBus 신호(NuBus로 혹은 로부터)는 버퍼되며 카드의 버퍼(59)에 의해 인버터된다.

따라서, 예를들면 내부접속버스(63)는 NuBus(10)의 어드레스 라인(A31 내지 A24)을 디코더 수단(60)에접속한다.

버스(63)는 또한 전력, 및 이 실시예에서 단자(52,53,54,55) 각각에 접속되는 4신호라인(GA3,GA2,GA1,GA0)을 갖는 구별 판정 라인 수단을 포함한다. 즉, 신호(GA3)는 카드(59)를 수신하는 슬롯에 위치된 상호동작 단자를 통하여 단자(52)에 인가된다.

유사하게 신호(GA2)는 단자(53)에 인가되며 신호(GAl)는 단자(54)에 인가되며 GA0는 단자 단자(55)에인가된다.

이러한 단자(52,53,54,55)는 이러한 4신호(인버트된)를 제12도에, 도시된 디코더 수단(60)의 입력(82)에 있는 디코더 수단(60)에 제공하는 콘덕터 수단에 접속된다.

이 특정 실시예의 슬롯에 제공된 신호는 표2에 나타나며 이들은 NuBus 신호이다.

물론, NuBus(10)는 32비트 어드레스 버스를 포함하며 이는 제1판독 사이클 동안에 억세스되고자 하는메모리 장소의 어드레스를 제공하며 제2사이클 동안 데이타 버스로서 역활을 하며 그 메모리 장소에 기억된 데이타를 수신한다.

메모리로의 기입중에 NuBus(10)는 제1사이클 동안의 32비트 어드레스 버스상에서 기입될 기억장소의어드레스를 이동시키며 제2사이클 동안에 NuBus(10)는 제1사이클에서 어드레스된 기억장소내에 기입될데이타를 제공한다.

NuBus(10)는 본질적으로는 IEEE 1196 버스이다.

통상 카드는 이들 신호의 대부분을 수용 및 사용하지만 61들의 이용은 카드의 특정요구 및 설계자의 목적에 좌우된다.

[표 2]

NuBus 슬롯 신호 설명

디코더 수단(60)의 구성 및 사용은 당분야의 전문가에게는 잘 알리져 있다.

본질적으로 인에이블링 수단과 더불어 비교기 수단의 사용을 포함하며, 여기서 비교기는 NuBus 어드레스를 구별라인 판정수단에 출현하는 신호와 비교하며, 어드레스가 카드의 메모리(62)에 대해 리저브된 메모리스페이스내에 있을때를 결정한다.

그러나, 25메가 바이트의 메모리 스페이스를 리저브하기 위해 이 내용에서의 디코더 수단의 이용은 신규하며 따라서 비교기 수단 및 인에이블링 수단을 포함하는 간단한 디코더 수단에 의해 서술될 것이다.

이것은 본 발명의 기능을 수행하는 기타 디코더 수단을 개발하기 위한 당분야의 통상적인 기술내에 있다.

카드(50a)와 CPU(1) 간의 통상적인 트랜잭션에서, 메모리(62)는 이하 서술되는 NuBus(10) 및 관련 인터페이스(9)를 통하여 CPU(1)에 선택적 접속되어 어드레스를 수신하여 NuBus(10)로 데이타를 제공한다(혹은 기입될때 데이타를 수신한다).

CPU(1)는 기억장소 $0000 0000 내지 $FFFF FFFF의 2³²상이한 어드레스를 발생하는 어드레스 발생수단을 포함한다.

32비트 와이드인 CPU(1)로부터의 어드레스는 프로세서 버스(5)를 통하여 CPU(1)를 나간다.

그다음 32비트 어드레스는 내부접속 버스(25)를 들어가서 어드레스가 $6000 0000에서 시작하는 NuBus어드레스 스페이스내에 있을 것을 결정하는 인터페이스(9)에서 출현한다.

그 어드레스 이하에서, 메모리(2) 및 I/O 회로(7)는 CPU(1)에 의하여 어드레스될 것이다.

그 어드레스에서 및 그이상에서, 슬롯의 슈퍼 스페이스 혹은 소 스페이스의 메모리가 어드레스될 것이다.

인터페이스(9)는 NuBus 어드레스가 선택중임을 결정하며, CPU(1)의 어드레스 신호를 NuBus에 동기화및 CPU(1)에 우호적으로 NuBus(10)의 소유권을 결정한 후에 어드레스로 하여금 내부접속 버스(11)를 통하여 NuBus(10)에 출현하게 한다.

설명의 편의상, 제14도의 카드(50a)는 $9 시스템에서 구별번호를 갖는 슬롯 $9에 있다고 가정하자.

디코더 수단(60)은 NuBus(10)를 통하여 어드레스 신호를 수신하며 어드레스가 카드의 메모리 스페이스를 위한 것인지를 결정한다.

디코더 수단(60)은 어들레스(판독용 혹은 기입용)의 최상위 16진 디지트를 디코더 수단(60)을 갖는 카드가 플러그되는 슬롯의 16진수의 구별번호와 비교하는 비교기 수단(70)을 포함한다.

또한 디코더 수단은 NuBus 클록, START 및 ACK 신호를 포함하는 제어 및 신호수단(71)을 포함한다.

디코더 수단은 또한 종래 기술에서 잘 알려져서 여기서는 도시되지 않는 드라이버를 더 포함할 수 있으며, 이는 디코더 수단(60)으로부터의 출력을 드라이브하기에 충분한 전류를 출력의 타게트에 영향을 미칠충분한 레벨로 제공하며, 메모리(62)의 칩선택(CS)라인 및 핀이다.

역시 디코더 수단의 일부인 비교기 수단(73)은 슬롯의 소 스페이스가 어드레스되고 있는지를 결정하기 위하여 어드레스를 비교한다.

비교기 수단의(70 혹은 73)어느 하나가 NuBus(10)에 출현하는 어드레스가 카드의 슈퍼 스페이스 혹은소 스페이스내에 있는가를 결정할 때, 제어수단(71)과 더불어 특정 비교기 수단은 메모리(62)에 접속된 칩선택(CS) 라인을 액티베이트한다.

칩선택(때로는 칩 인에이블 신호로 지칭됨) 라인은 잘 알려진 바와같이 어드레싱(판독 혹은 기입용)되고있는 가령 메모리(62)와 같은 메모리로 지적하는데 사용된다. 칩 선택 라인은 제4 및 14도에 도시된 라인(64)에 접속된다.

디코더 수단(60)이 비교기 수단(70)은 GA3신호(입력(92)에서 출현)와 exclusive OR 게이트(76)의 입력(91)에서 입력되는 32비트 어드레스 라인(A31)의 최상위 2진 비트와 비교하는 exclusive OR 게이트(76)와같은 4 exclusive OR 게이트("XOR")를 포함한다.

앞서 지적한 바와 같이, 디코더 수단(60)에서의 NuBus 신호는 반전되며 버퍼(59)에서의 카드상에서, 따라서, 디코더 수단(60)에서 사용되는 GA3, GA0, 어드레스 신호(A31…A24) 및 START, ACK 및 CLK가반전된다.

예를들어, 제12도의 START 신호는 반전된 NuBus START 신호이다. 어드레스의 최상위 이진 비트가신호(GA3)와 동일하면, 논리 0가 exclusive OR 게이트(76)의 출력에 출현하며 그 출력은 라인(93)을 경유하여 4입력 OR 게이트(77)로 간다.

어드레스 신호(A31 내지 A28) 및 파워 및 접지와 같은 어떤 신호는 입력(83)에서의 비교기 수단(70)에인가된다.

이러한 신호는 제12도에 도시된 비교기 수단(70)의 여러가지 exclusive OR 게이트에 제공된다.

비교기 수단(70)의 각 exclusive OR 게이트로부터의 출력은 특정 XOR 게이트에 대한 두입력이 동일하면 0이 될 것이다.

따라서, 각 exclusive OR게이트는 구별 판정 라인 수단의 일부로서 역활하는 비트 이동라인의 하나와 4최상위 어드레스 라인중의 하나의 비트 대 비트 비교를 한다. 16진수의 구별번호가 어드레스의 최상위 16진디지트와 동일할때, 각 exclusive 게이트는 OR게이트(77)의 출력을 논리 0가 되게 하는 출력에서의 논리0를 발생하며 노드(70a)가 논리 0가 되게 한다.

노드(70a)는 OR게이트(77)의 출력에 접속되며, 또한 제어수단(71)의 일부인 NAND게이트(90)의 기타출력에 접속된다.

비교기 수단(73)으로부터의 출력은 제어수단(71)에서의 노드(73a)에 접속되며 또한 NAND게이트(90)의기타 출력에 접속된다.

어드레스가 카드의 슬롯 스페이스내에 있을때, 비교기 수단(73)의 출력은 논리 0가 될것이며, 노드(78)(NAND게이트(%)의 출력)는 논리 1이 될것이다.

어드레스가 슬롯의 슈퍼 스페이스내에 있을때, 비교기 수단(70)의 출력은 논리0일 것이며 노드(78)(NAND게이트(90)의 출력)는 논리 1이 될것이다.

어드레스가 슬롯의 소스페이스 및 카드의 슈퍼 스페이스내에 있지 않을때, 노드(78)는 논리 0가 될것이다(이는 노드(70a 및 73a)가 각각 논리 1이 될것이기 때문이다). 어드레스가 유효하면(START 동안), AND게이트(87)의 출력에서의 신호는 논리 1이 될것이며 플립-플롭(80)의 출력(Q)에 클록될 것이므로(다음NuBus 클록펄스) 논리 1이 노드(79)에서 출현한다.

따라서, 어드레스가 유효하며 카드의 리저브된 스페이스(소 혹은 슈퍼)내에 있을때, 노드(78,79)는 라인(64)이 논리 0가 되게 하며 어드레싱을 위해 메모리(62)를 액티베이트하는 논리 1이 될것이다.

어드레스가 유효할때의 종단에서 AND게이트(87)의 출력은 논리 0가 될것이며 노드(79)에 클록될것이며(JK 플립-플롭(80)을 통하여), 메모리(62)는 디액티베이트 될것이다. 어드레스가 유효할때, START(재12도에 도시)는 논리 1이며 ACK는 논리 0이다(수단(71)에 입력된 신호 START, ACK 및 CLK이 타이밍도를 나타내는 제12도 참조).

ACK신호는 AND게이트(87)에 대한 입력에서 반전된다. 따라사 어드레스가 유효할때, AND게이트(87)의출력은 논리 1이며, 어드레스가 비유효일때, START는 AND게이트(87)의 출력이 논리 0가 되게 하는 논리0이며, 이 값은 제12도에 도시된 다음 NuBus 클록 필스에서 플립-플롭(80)의 출력(Q)에 클록된다.

출력(Q)에서의 논리(0)는 메모리(62)의 CS라인을 디액티베이트 할것이다.

플립-플롭(80)은 인버터를 통하여 J(''D'')입력에 결합된 K입력과 더불어 클록된 JK플립-플롭이며, 그러한 플립-플롭은 때로는 D형 플립-플롭으로 지칭되며 여기서 K는 J의 상보이다.

사이클 신호의 종단은 플립-플롭(80)의 리세트입력에 강제 인가된다.

신호는 카드상의 제어회로(예를들면, CPU(61))로부터 얻어지며 트랜잭션의 끝을 지시한다.사이클 신호의 종단은 액티브 로우이며 따라서 리세트에 대한 입력에서 반전된다.

제어수단(71)으로부터의 선(64)상의 특정 출력은 메모리(62)가 (제작자에 따라서) CS가 액티브 로우(즉, 접지 처럼 낮은 진압에서)인가 혹은 하이(+5볼트)인가를 명시하는 가에 좌우될 것이다.

이 예에서, 메모리(62)는 CS가 액티브 로우(''/CS'')되게 한다고 가정되며, 따라서 메모리(62)는 수단(71)의 출력이 논리 0일때 어드레싱을 위해 선택된다.

따라서, 라인(64)의 액티베이션이 NAND게이트(72)의 출력이 논리 0이어서 CS가 실질적으로 접지로 풀되고 이것에 의하여 그들이 어드레스되고 있음을 메모리 칩(메모리 62)에 지적할때 발생된다.

만일 구별번호와 어드레스의 최상위 16진 디지트간에 매치가 이루어지지 않으면, 적어도 하나의 논리 1가1이 OR게이트(77)의 출력에 나타나게 하는 비교기수단(70)의 exclusive OR게이트의 4출력의 하나에 나타날것이며, 논리값 1은 노드(70a)에 출현한다.

이것은 어드레스가 카드의 슈퍼 스페이스내에 있지 않음을 의미한다.

이 경우에, 메모리(62)는 어드레스가 영역(42)(소스페이스)내에 있으면 NuBus(10)로부터만 어드레스될수 있다.

또한 디코더 수단(60)은 시스템의 상부 1/16번째 피지칼 어드레스 스페이스(즉, 제3도에 도시된 영역(42))에 있는 ''슬롯 스페이스''를 특정 카드에 리저브해야 하는 비교기 수단(73)을 포함한다.

더 상세히는, 비교기 수단(73)은 카드에 플러그되는 슬롯의 구별번호에 근거한 카드용 16메가 바이트의메모리를 할당한다.

비교기 수단(73)은 카드에 제공된 어드레스가 영역(42)내에 있을때를 결정하는 NAND게이트(85) 포함한다.

가령 exclusive OR게이트(88)와 같은 비교기 수단(73)의 exclusive OR게이트(''XOR'')게이트 및 OR게이트(89)는 제2상위 16진 디지트를 구별번호가 NuBus(10)의 32비트 어드레스 버스에 출현하는 어드레스의제2상위 16진 디지트와 동일할때를 결정하기 위하여 카드가 플러그되는 슬롯의 구별번호와 비교한다.

이 동일 조건이 발생할때, 게이트(88)와 같은 각 수단(73)의 XOR게이트는 OR게이트(89)의 출력을 논리0가 되게 하는 출력에서 논리 0를 발생할 것이다.

OR게이트(89)의 출력은 OR게이트(75)에 대한 입력의 하나이다.

어드레스(A31…A28)의 4최상위 이진 비트는 NAND게이트(85)의 입력에 인가되며, 이 게이트의 출력은어드레스가 소스페이스 영역(42)내에 있을때만 논리 0이다.

NAND게이트(85)의 출력은 OR게이트(75)의 입력의 하나이다. OR게이트(75)에 대한 입력은 어드레스가영역(42)의 카드의 소스페이스내에 있을때만 논리 0이다.

따라서, OR게이트(75)의 출력은 어드레스가 카드의 소스페이스내에 있을때 논리 0이다.

어드레스 라인(A27, A26, A25, A24)은 NuBus(10)의 32비트 어드레스 버스에 출현하는 어드레스의 제2상위 16진 디지트를 구성한다.

가령 카드(50a)와 같은 카드는 구별번호($X)를 갖는 슬롯내에 플러그될때, 디코더 수단(60)은 그 카드가 기억장소 $X000 0000 내지 $XFFF FFFF 및 부가 메모리 스페이스 $FX00 0000 내지 기억장소 $FXFF FFFF까지 그것에 대한 리저브된 메모리 스페이스를 갖게할 것이다.

CPU(1)와 NuBus(10)간의 트랜잭션은 통상 NuBus 인터페이스(9)로 지칭되는 인터페이스(9)의 어떤 동작을 요구한다. 인터페이스의 정확한 실행은 CPU(1)에 대해 선택된 마이크로 프로세서 및 관련 버스에 좌우될 것이다.

간단한 형태로, 인터페이스는 각각 디코더 수단(60)과 같은 6디코더를 갖는 다른 디코더 수단일 수 있으며, 디코더 수단은 구별번호 $0, $1, $2, $3, $4 및 $5를 가지며 각각이 6디코더의 하나인 6상이한 구별 신호를 수신하며, 이러한 배열은 제1도의 컴퓨터 시스템에 대한 제3도의 피지칼 어드레스 메모리 스페이스의 결과적인 분할을 반성한다.

인터페이스(9)는 CPU(1) NuBus 클록간의 타이밍에서의 차를 동기하도록 요구되며, 마스터 장치에 의하여 요구될 버스(NuBus(10) 혹은 프로세서 버스(5,25 및 6))의 제어를 결정할 수 있으며, 따라서 오직 1어드레스가 한번에 모든 버스(10,5 및 25)에 출현한다.

따라서, 상이한 구별신호를 수신하는 제12도의 여러 디코더 수단이 존재할 수 있다.

이 디코더 수단의 출력은 메모리(2)의 CS핀에 접속될 수 있다. 동시에 CPU(1)는 CPU(1)로부터의 어드레스 신호가 NuBus(10)에 출현하게 하는 인터페이스에 접속된 어드레스 버스(5)에 신호를 단지 위치시킴에 의하여 NuBus(10)에 부착된 슬롯을 억세스할 수 있다.

유사하게, CPU(1)는 데이타 신호가 내부접속 버스(12)를 경유하여 NuBus인터페이스(9)에 출현하게 하는 데이타버스(6)에 데이타를 위치시켜서 데이타를 NuBus 슬롯에 제공할 수 있으며, 그 데이타 신호는NuBus(10)에 이송될 수 있으며, NuBus(10)에 출현한 순간적인 이전 어드레스 신호에 좌우되는 적당한 슬롯에 의하여 수신될 수 있다. 실제로, CPU(1) 및 메모리(2)를 포함하는 관련 회로는 슬롯(0) 혹은 슬롯(1,2 및 3)의 카드에 있는것 처럼 NuBus(10)로 출현할 것이다.

NuBus 인터페이스에 대한 이하의 서술에서, 용어 프로세서버스는 제1도의 CPU(1) 및 메모리(2) 및 어드레스 버스(5,25)에 접속된 데이타 버스(6)를 언급하는데 통상 사용된다.

제5도의 NuBus 인터페이스(9)는 모기판상(14) 6슬롯(29,30,31,32,33 및 34) 및 NuBus(10) 및 CPU(1)및 메모리(2) 및 그들의 관련 회로간을 인터페이스 하는 3상태 머신 및 NuBus 클록을 포함한다.

통상, 인터페이스(9)는 2상이한 마스터로부터 2상이한 어드레스가 가령 버스(5) 혹은 NuBus(10)와 같은버스에 출현하지 않도록 CPU(1) 및 카드상의 CPU(예를 들면, CPU(61))와 같은 마스터간에 요구된 버스의 제어를 결정 해야 하며 동시에, 즉 인터페이스(9)는 동일버스를 요구하는 가능한 마스터간의 조정을 경유하며 버스 제어를 결정해야 하여 버스에서의 어드레스 충돌을 방지한다.

유사하게, 데이타 사이클 동안에 인터페이스(9)는 동일버스를 요구하는 가능한 마스터간의 조정을 통하여버스제어를 결정해야 하며 버스(가령, 버스(6) 혹은 NuBus(10))에서의 데이타 충돌을 방지한다.

더우기, 인터페이스(9)는 마스터에 의하여 구동(어드레스 혹은 기업 데이타용) 혹은 성취(판독 데이타용)될 요구된 버스의 타이밍에 요구 마스터를 동기시켜야 한다.

인터페이스는 프로그래머블 논리 어레이의 공지 기술에 의하여 실행될 수 있다.

NuBus에 존재하는 신호는 IEEE의 1196명제 및 전술한 택사스 인스트루먼트의 간행물에 서술된다.

통상, NuBus 규범은, NuBus 버스(10)에 존재하는 4형태의 신호에 대한 논리적, 물리적 및 전기적 규범을 명시한다. 이리한 신호는 클록 및 구별 식별 라인 수단과 같은 유용한 신호, 여러 제어신호와 더불어 어드레스/데이타신호, 조정신호 및 전력신호를 포함한다.

이l NuBus신호의 어떤것은 제5도에 도시된 NuBus 인터페이스(9)에 좌측에 출현한다.

CPU(1)혹은 메모리(2)에 의해 제공된 신호는 인터페이스를 통해 흐르며 인터페이스로 하여금 CPU(1)가NuBus(10)와 교신 및 역도 가능하게 한다.

이하 표는 NuBus 인터페이스(9)에 포함된 NuBus 상태 머신에 사용되는 신호를 서술한다.

인터페이스(9)의 특정한 실행은 모기판에서의 사용 및 설계자의 의도에 따라 선택된 특정 CPU(1)에 의존한다.

[표 3]

NuBus 인터페이스(9)의 NuBus 상태머신에 사용된 신호

통상 프로세서 CPU 1은 이것이 $6000 0000 내지 $FFFF FFFF까지의 피지칼 어드레스를 발생할 때마다 NuBus(10)를 억세스 및 요구한다.

NuBus 상태머신(103)으로의 CPU(1)는 버스(25)에 접속된 모기판상의 디코더가 버스상의 어드레스가 $6 및 $F를 포함하는 $6과 $F 사이의 최상위 16진 디지트를 갖는다는 것을 나타낼때 그러한 요구가 있는지를 결정한다.

이러한 환경하에서 그러한 디코더의 출력은 /NuBus 신호의 확언을 야기한다.

상태 머신(103)은 NuBus 제어에 대한 요구와 NuBus 클록을 동기시키며, CPU(1)가 NuBus(10)로 어드레스 신호를 드라이브 하기 위한 NuBus(10)의 제어권을 갖는가를 결정한 후에 버스(10)로 동일 어드레스를 제공한다.

NuBus의 카드가 응답하면 데이타는 이송된다.

아무 카드로 응답하지 않으며, NuBus 타임아우트가 발생하고 버스 에러(/BERR)가 프로세서에 보내어지며 통상 에러 취급을 루틴의 실행을 야기한다.

NuBus 타임아우트상태 머신(105)은 NuBus의 START 신호와 NuBus의 확인(ACK) 신호간의 시간을모니터한다.

이들 신호간의 시간이 NuBus 규범에 따른 255 NuBus 클록을 초과할때, NuBus 타임 아웃트 상태 머신은 상기와 같은 버스 에러가 발생된다.

제8도는 NuBus 인터페이스(9)를 통하여 더 자세히는 NuBus 상태 머신(103)에 대한 프로세서를 통하여NuBus 트랜잭션에 대한 프로세서 CPU(1)에 포함된 신호를 도시한 것이다. 머신(103)의 CPU(1)측에 직결되는 제8도의 블록(103)의 우측의 신호는 NuBus 신호이다.

머신(103)의 우측은 시스템의 NuBus측이며 6슬롯을 포함한다. 인터페이스(9)의 좌측에 시스템의 CPU(1) 및 메모리(2)부가 있다.

이것은 제9도에 대해서도 마찬가지다.

NuBus측으로부터 머신(103)에 들어가는 신호(즉, 화살표는 머신(103)을 향하고 있다)는 통상 NuBus 신호이며, NuBus측의 머신(103)을 나오는 신호는 CPU(1) 혹은 인터액션 CPU1 및 머신(103)의 결과에 의하여 발생된다.

유사하게, 머신(103)에 들어가는 머신(103)의 CPU(1)측상의 신호는 통상 CPU(1) 혹은 메모리(2) 혹은그 부분의 시스템과 관련된 회로로부터 발생된다.

머신(103,104)의 CPU(1)측의 신호는 제1도의 버스(12)에 의해 이송되며 머신(103 및 104)의 NuBus측의 신호는 버스(11)에 의하여 이송된다.

NuBus 트랜잭션에 대한 정상 CPU(1)는 신호(/NuBus)가 요구될것을 기다리는(10MHz NuBus 클록에동기됨) 상태 머신(103)과 시작한다.

이 신호가 요구될때, 기타 버스 마스터는 NuBus(10)상의 RQST를 요구하고 있지 않으며, 상태(B)는 이전 대기상태인 상태(A)로부터 입력된다.

상태(B)는 NuBus의 RQST 신호를 요구하며, 동시에 RQST를 요구하고 있는 기타 다른 버스 마스터중에서 NuBus(10)에 대한 CPU(10)에 의한 요구를 설정한다.

NuBus 규범하의 조정을 위하여 CPU(1)는 슬롯($0)에 할당된다. 상태(B)는 어떤 다른 NuBus 트랜잭션이 진행중에 있거나 어떤 다른 NuBus 마스터가 NuBus(10)를 획득하면 체크하도록 조정 및 확인(ACK)신호가 샘플되는 상태(C)가 된다.

트랜잭션이 진행중에 있고 기타 버스 마스터가 제어권을 갖지 않으면, 상태(C)가 보유된다.어떤 다른 버스 마스터가 상태(B)중에 버스를 요구하면, 상태(D)가 입력된다.

[주 : 프로세서 CPU(1)가 슬롯 $0으로부터 버스를 억세스하므로 조정이 NuBus 규범하의 구별번호에 근거되기 때문에 항상 기타 슬롯에 뒤진다.]

기타 마스터가 버스를 획득하지 않고 기타 트랜잭션이 발생하지 않고 있으면 상태(E)로 들어간다.

상태(E)는 NuBus 버스(10)의 START 신호를 요구하며 CPU(1)로부터의 어드레스를 NuBus(10)에 드라이브한다.

래치 및 버퍼는 이러한 상태 머신(103 및 104)에 및 일반적으로는 시스템에 어드레스 및 데이타를 잠정적으로 기억시키는데 사용된다.

상태(F)는 상태(E)를 뒤따르며 어드레스될 카드로부터의 확인 신호(ACK)를 기다린다. 확인 신호가NuBus(10)상에서 보증되어, 기타 다른 마스터가 버스(10)를 요구하지 않을때, 프로세서 CPU(1)에 대한DSACK_x신호가 프로제스 사이클을 종료시키기 위하여 발생되는 상태(G)로 된다.

기타 마스터가 상태(G) 동안 RQST를 보증하고 있지 않으면, 프로세서 CPU(1)로부터의 제2NuBus 트랜잭션은 상태(E)로 직접 갈수 있어서 상태(A)대신에 NuBus 억세스를 시작하는 즉 NuBus(10)가 ''파크( parked)''되는 상태인 상태(H)로 들어간다.

만일 RQST가 상태(F,G, 혹은 H)중에 요구되면, NuBus(10)는 현재의 버스 마스터를 결정하기 위하여재조정되어야 하며, 상태(A)는 상태(H)보다는 대기 상태가 된다.

이러한 일련의 상태는 공지의 상태 머신기술에 의해 실행될 수 있다.

이하 표는 상태 및 NuBus상태 머신(103)에 CPU(1)에 의해 실행되는 NuBus 인터페이스에 대한 프로세서 CPU(1)에 포함된 신호를 요약한 것이다.

[표 4]

NuBus 상태에 대한 프로세서 CPU(1)

제8도의 상태 머신은 버스(25)상의 CPU(1)로부터 CPU(1)의 어드레스 신호(A0-A31)를 수신한다.

상태 머신(103)의 우측에 출현하는 신호는 NuBus신호이다. 상태 머신(103)의 좌측에의 어떤 신호는 클록신호 /NuBus 뿐만 아니라 /CN10M 및 C20M과 같은 NuBus신호이며, /NuBus는 NuBus 어드레스를 발생함에 의하여 CPU(1)에 의해 야기된 것이다.

제9도에 도시된 CPU(1)버스 상태 머신(104)에 대한 버스는 NuBus로부터의 메모리(2)(RAM, ROM 및I/O가 포함될 수 있음)에 대한 억세스용이다.

일 실시에에서, $0000 0000 내지 $5FFF FFFF의 어드레스가 NuBus상에 제공되면, 프로세서 버스상태머신(104)에 대한 NuBus는 CPU(1)로부터의 프로세서 버스를 요구하며 어드레스에 대한 억세스를 이행한다.

대응 실시예가 또한 기술될 것이며(제10도), 여기에서 메모리(2)의 RAM에 대한 억세스는 $0000 0000내지 $3FFF FFFF를 어드레싱하여 발생되며, 모기판의 ROM 혹은 I/O에 대한 억세스는 $F000 0000 내지 $F0FF FFFF를 어드레싱하여 발생된다.

통상, 데이타가 NuBus 마스터(즉, NuBus 슬롯의 카드)로 혹은 로부터 보내진 후에, 프로세서 버스(5,6)의 제어가 프로세서 CPU(1)에 리턴된다.

이하 표는 CPU(1)버스 트랜잭션에 대한 NuBus에 포함된 상태 및 신호를 서술한 것이다.

[표 5]

CPU(1)버스 트랜잭션에 대한 NuBus는 상기 표(5)에 도시된 상태(A1)로 시작하며, 여기서 상태 머신(104)는 메모리(2) 메모리 스페이스(예를 들어, $0000 0000 내지 $5FFF FFFF ; 혹은 대용실시예 제10도에서의 $0000 0000 내지 $3FFF FFFF 및 $F000 0000 내지 $F0FF FFFF)에서의 NuBus(10)상의 어드레스를 대기함에 의하여 휴식하고 있다.

프로세서 버스에 대한 NuBus 억세스는 이 어드레스 스페이스에 대한 모든 NuBus 트랜잭션이 ''이후 다시 시도" 응답으로 확인되게 하는 버스로크 신호를 요구함에 의하여 방지될 수 있다.

어드레스가 메모리(2) 스페이스 내에 있고 버스로크가 요구되지 않으면, 상태(B1)로 들어간다.

상태(B1)에서, CPU(1)는 버스 요구에 응답하는 버스인가를 발함에 의하여 프로세서 버스를 해제하며, 버스 인가는 다음 상태(C1)에서 버스인가 확인에 의한 NuBus장치에 의하여 확인된다.

어드레스는 프로세서 어드레스 버스로 드라이브되며 데이타는 상태(D1,E1)로 이동된다.

트랜잭션은 F1에서 종료되며 이때 NuBus ACK 신호는 NuBus(10)에서 요구된다.

제10도의 대용 실시예에서, NuBus 장치는 범위$0000 0000 내지 $3FFF FFFF의 어드레스를 제공함에의하여 메모리(2)의 RAM을 억세스한다.

이 실시예에서, NuBus 장치는 범의 $F000 0000 내지 $F0FF FFFF(슬롯 스페이스 $0)의 NuBus(10)상의 어드레스를 제공하여 간접적으로 모기판의 I/O 메모리 스페이스의 일부(통상 I/O를 위해 비치한 피지칼 RAM) 및 모기판의 ROM메모리 스페이스의 일부를 억세스한다.

이 실시예에서, 범위$4000 0000 내지 $5FFF FFFF의 NuBus(10)의 어드레스가 ROM 혹은 I/O를 억세스하지 않지만, CPU(1)버스(예를들어 버스(5))의 어드레스가 완전한 모기판 ROM 및 I/O 메모리 스페이스를 억세스한다. NuBus 규범을 유지함에 있어서, NuBus에 억세스 가능한 모기판의 ROM의 일부(적어도슬롯 스페이스 $0에 할당됨)는 슬롯 스페이스 $0의 상부에 위치된다.

모기판 ROM 및 모기판 l/O 사이의 슬롯 스페이스 $0에서의 메모리의 특정 할당은 설계자 요구에 좌우된다.

바람직한 실시예에서, 슬롯 스페이스 $0는 반으로 분할되어 NuBus(10)의 $F080 0000 내지 $F0FFFFFF에 대한 어드레스가 모기판의 8메가 바이트 영역의 ROM(즉, 메모리(2)의 ROM)에 대한 억세스를 발생하며, NuBus(10)의 $F000 0000 내지 $F07F FFFF 에 대한 어드레스는 I/O 메모리 스페이스의 8MB(메가 바이트)영역에 대한 억세스를 발생한다.

ROM 및 I/O 메모리 스페이스의 특정 8MB 부분은 메모리 NuBus 장치의 어떤 영역이 사용될 필요가있는가 혹은 사용되기를 원하는가에 좌우될 것이다.

통상, 전시스템(모기판) ROM 및 모기판 I/O은 16MB 영역의 슬롯 스페이스 $0에 피트할 것이다.

공지의 디코더가 슬롯 스페이스 $0의 NuBus 어드레스로부터 적당한 ROM 및 I/O 기억장소로의 디코딩을 야기시키는데 사용될 수 있다.

Claims (21)

1. 중앙처리장치 및 각각이 인쇄회로기판 카드룰 수용하기에 적합한 슬롯 및 상기 중앙처리장치(CPU)로부터 메모리 장소의 어드레스를 수신하고 상기 CPU에 데이타를 공급하도록 상기 중앙처리장치에 접속된메모리를 포함하는 주회로기판으로 구성되며, 상기 메모리는 적어도 하나의 상기 주회로기판 및 상기 카드에 배치되며, 상기 주회로기판은 상기 메모리에 데이타를 공급하기 위하여 상기 메모리에 접속되며 상기CPU로부터 제어신호를 수신하기 위하여 상기 CPU에 접속된 입/출력 회로를 포함하며, 상기 주회로기판은16슬롯 이하를 가지며, 상기 주회로기판은 상기 메모리를 어드레스 하기 위하여 상기 CPU 및 상기 메모리에 접속된 32비트 어드레스 버스를 포함하며, 상기 CPU는 상기 32비트 어드레스 버스를 통하여 상기 메모리를 여드레싱하기 위하여 2³²상이한 어드레스를 발생하는 어드레스 발생수단을 포함하며, 상기 2³²상이한어드레스는 기억장소 $0000 0000 내지 기억장소 $FFFF FFFF의 범위를 가지며, 상기 기억장소는 16진표기이며, 각 슬롯은 상기 시스템에서 구별번호를 가지며 상기 메모리를 어드레싱 하기 위한 상기 버스에접속되며, 상기 각 슬롯은 상기 주회로기판상의 구별 판정라인 수단에 접속되며, 각 상기 구별 판정 라인 수단은 구별신호를 상기 구별판정 라인 수단이 접속되는 슬롯에 공급하며, 특정 슬롯에 대한 상기 구별신호는상기 특정 슬롯의 구별번호를 판정하며, 여기서 특정 슬롯에 대한 상기 구별번호는 (ID)이며, 상기 구별번호는 상기 각 슬롯에 대하여 256메가 바이트의 메모리 스페이스를 리저빙하여서 상기 256메가 바이트 메모리 스페이스는 기억장소 $(ID)000 0000에서 시작하여 기억장소 $(ID)FFF FFFF에서 끝나며, 이것에 의하여 슬롯 X의 어떤 카드가 16진 표기의 기억장소 $X000 0000에서 시작하여 기억장소 $XFFF FFFF에서 끝나는 리저브된 메모리 스페이스를 갖는 것을 특징으로 하는 컴퓨터 시스템.
2. 중앙처리장치(CPU) 및 각각이 인쇄회로기판 카드를 수용하기에 적합한 슬롯, 및 상기 CPU로부터메모리 장소의 어드레스를 수신하고 상기 CPU에 데이타를 제공하기 의하여 상기 CPU에 접속된 메모리를포함하는 주되로기판으로 구성되며, 상기 메모리는 적어도 하나의 상기 주회로기판 및 상기 카드에 배치되며, 상기 주회로기판은 상기 메모리에 데이타를 공급하기 위하여 상기 메모리에 접속되며 상기 CPU로부터제어신호를 수신하기 위하여 상기 CPU에 접속된 입/출력 회로를 포함하며, 상기 주회로기판은 16슬롯 이하를 가지며, 상기 주회로기판은 상기 메모리를 어드레스 하기 위하여 상기 CPU 및 상기 메모리에 접속되는32비트 어드레스 버스를 포함하며, 상기 CPU는 상기 32비트 어드레스 버스를 통하여 상기 메모리를 어드레싱 하기 위한 2³²상이한 어드레스를 발생하기 위한 어드레스 발생수단을 가지며, 상기 2³²상이한 어드레스는 기억장소 $0000 0000 내지 기억장소 $FFFF FFFF 범위의 메모리 어드레스 스페이스를 정의하며, 상기 기억장소는 16진 표기이며, 상기 각 슬롯은 상기 시스템에서 구별번호를 가지며 상기 슬롯의 상기 카드에 배치된 메모리에 대한 어드레스를 수신하기 위하여 상기 32비트 어드레스 버스에 접속되며, 상기 각 슬롯은 상기 주회로기판상의 구별 판정 라인 수단에 접속되며, 상기 각 구별 판정 라인 수단은 구별신호를 상기 구별 판정 라인 수단이 접속된 슬롯에 제공하며, 상기 각 구별신호는 상기 구별신호를 수신하는 슬롯의구별번호를 제공하며, 기억장소 $X000 0000 내지 기억장소 $XFFF FFFF 범위의 256메가 바이트의 메모리 스페이스가 $0 내지 $E 사이의 어떤 정수일수 있는 $X 구별번호를 갖는 슬롯의 카드상의 메모리에대해 리저브되어 있는 것을 특징으로 하는 퍼스널 컴퓨터 시스템.
3. 제2항에 있어서, $X는 $9 내지 $E 사이의 어떤 정수일수 있으며, 상기 주회로기판은 6슬롯을 갖는 것을 특징으로 하는 퍼스널 컴퓨터 시스템.
4. 제3항에 있어서, 상기 구별 판정 라인 수단은 각각 2진값을 이송하는 4라인으로 구성되며, 상기 32비트 어드레스 버스는 제어신호를 더 포함하며 본질적으로 NuBus 버스인것을 특징으로 하는 퍼스널 컴퓨터시스템.
5. 제4항에 있어서, 상기 컴퓨터 시스템은 $FX00 0000 내지 $FXFF FFFF까지의 16메가 바이트의메모리 스페이스가 $X 구별번호를 갖는 슬롯에서의 카드상의 메모리에 대해 리저브되어 있다는 점에서 더특징이 있는 퍼스널 컴퓨터 시스템.
6. 어드레스 및 데이타신호 및 제어신호를 이송하는 32비트 어드레스 버스를 포함하는 시스템 버스를 갖는 주회로기판으로 구성되며, 상기 시스템 버스는 본질적으로 NuBus 버스이며, 상기 주 회로기판은 각각이인쇄회로기판 카드를 수용하기에 적합한 슬롯을 더 포함하며, 상기 각 슬롯은 상기 버스로부터 어드레스 및데이타 신호를 수신하고 상기 데이타에 어드레스 및 데이타 신호를 공급하기 위하여 상기 시스템버스에 접속되며, 상기 주회로기판은 16슬롯 이하를 가지며, 컴퓨터 시스템은 어느 하나의 상기 슬롯의 제1카드 및다른 슬롯의 제2카드로 더 구성되며, 상기 제1카드는 상기 하나의 상기 슬롯을 통하여 상기 시스템버스에접속되며, 상기 제2카드는 상기 다른 슬롯을 통하여 상기 시스템 버스에 접속되며, 상기 제1카드는 CPU및 상기 제1카드상의 카드버스를 통하여 서로 접속된 제1메모리를 포함하며, 상기 CPU 및 상기 제 1메모리는 상기 시스템 버스에 접속되며, 상기 제2카드는 제2메모리 및 상기 제2메모리가 상기 시스템 버스로부터 어드레스를 수신하게 하고 상기 시스템 버스에 데이타를 제공하게 하기 위하여 상기 제2메모리를 상기 시스템 버스에 접속하는 디코더 수단을 포함하며, 상기 CPU는 상기 제1메모리 및 상기 제2메모리를어드레싱하기 위하여 2³²상이한 어드레스를 발생하기 위한 어드레스 발생 수단을 가지며, 상기 2³²상이한어드레스는 기억장소 $0000 0000 내지 기억광소 $FFFF FFFF까지의 메모리 어드레스 스페이스를 정의하며, 상기 각 슬롯은 시스템에서 구별번호를 가지며, 상기 칵 슬롯은 상기 주회로기판상의 구별관정라인 수단에 접속되며, 상기 구별판정라인 수단은 구별신호를 상기 구별 판정 라인수단이 접속되는 슬롯에 제공하며,특정 슬롯에 대한 상기 구별신호는 상기 특정 슬롯의 구별번호를 공급하며, 상기 다른 슬롯은 구별번호 $X를 가지며, $X는 $0 내지 $E까지의 어떤 정수이며, 상기 디코더 수단은 상기 다른 슬롯에 대한 구별판정 라인수단에 접속되어서 상기 디코더 수단은 상기 다른 슬롯에 대한 구별 신호인 $X신호를 수신하며,상기 디코더 수단은 16진 상기 구별번호가 상기 어드레스의 최상위 16진 디지트와 동일할때를 결정하기 위하여 상기 구별번호와 상기 시스템버스에 출현하는 어드레스의 최상위 16진 디지트를 비교하며, 상기 디코더 수단은 상기 제 2 메모리가 $X000 0000와 $XFFF FFFF 간의 어드레스가 상기 시스템 버스상에 출현할때마다 어드레스되도록 16진 상기 구별 번호가 상기 어드레스의 최상위 16진 디지트와 동일할때 데이타를공급하기 위하여 상기 제2메모리가 어드레스 될 수 있으며, 이것에 의하여 기억장소 $X000 0000에서 시작하고 $XFFFFFFF에서 끝나는 256메가 바이트의 메모리 스페이스가 상기 제2카드상의 메모리에 대해리저브되는 것을 특징으로 하는 컴퓨터 시스템.
7. 컴퓨터 시스템의 주회로기판상에서 상기 카드를 수용하기에 적합한 슬롯상에서의 동작단자와 전기적접속을 하기에 적합한 단자를 가지며, 상기 주회로기판은 중앙처리장치(CPU), 상기 CPU로부터 메모리 장소의 어드레스를 수신하고 상기 CPU에 데이타를 제공하기 위하여 상기 CPU에 접속되는 메모리, 상기 메모리를 어드레스 하기 위하여 상기 CPU 및 상기 메모리에 접속되는 32비트 어드레스 버스, 및 상기 메모리에 데이타를 제공하기 위하여 메모리에 접속되며 상기 CPU로부터 제어신호를 수신하기 위하여 CPU에 접속되는 입/출력 회로를 포함하며, 상기 슬롯은 상기 32비트 어드레스 버스에 접속되며, 상기 CPU는 기억장소 $0000 0000 내지 $FFFF FFFF까지의 2³²상이한 어드레스를 발생하기 위한 어드레스 발생수단을 포함하며, 상기 기억장소는 16진 표기이며, 상기 슬릇은 상기 시스템에서 구별번호를 가지며 상기 주회로기판상에서 구별 판정라인 수단에 접속되며, 상기 구별판정 라인 수단은 상기 슬롯에 구별번호를 판정하며, 상기카드는 상기 구별 신호를 수신하기 위하여 상기 구별 판정 라인수단에 접속된 디코딩 수단을 포함하며, 상기 디코딩 수단은 상기 구별번호를 상기 32비트 어드레스 버스상에 출현된 어드레스와 비교하며, 상기 디코딩수단은 256메가 바이트의 메모리 스페이스가 상기 슬릇에 대해 리저브되게 하여서 상기 256메가 바이트의메모리 스페이스가 기억장소 $X000 0000에서 시작하여 기억장소 $XFFF FFFF에서 끝나며 상기 슬롯의상기 구별번호가 X이며 상기 기억위치는 16진 표기인것을 특징으로하는 인쇄회로 기판카드.
8. 제7항에 있어서, 슬롯 X의 상기 카드는 상기 카드상에 배치된 제2메모리를 포함하며, 상기 제2메모리는 상기 CPU로부터 메모리 장소의 어드레스를 수신하고 상기 CPU에 데이타를 공급하기 위하여 상기32비트 어드레스 버스를 통하여 상기 CPU에 접속되며, 상기 제2메모리는 제1사이클 동안에 어드레스를공급하며 제2사이클 동안에 상기 어드레스에 위치한 데이타를 수신하는 상기 32비트 어드레스 버스에 접속되며, 상기 제2메모리는 기억장소 $X000 0000 내지 $XFFF FFFF까지의 리저브된 메모리 장소를 가지며, 여기서 X는 1 및 14간의 어떤 수인것을 특징으로 하는 인쇄회로 기판카드.
9. 퍼스널 컴퓨터 시스템의 주회로기판상에서 상기 카드를 수신하기에 적합한 슬롯에 배치된 상호동작단자와 전기적 접속을 하기에 적합한 단자를 가지며, 상기 주회로기판은 중앙처리장치(CPU), CPU로부터 메모리 징소의 어드레스를 수신하고 상기 CPU에 데이타를 제공하기 위하여 상기 CPU에 접속된 제1메모리,상기 CPU로부터 어드레스를 수신하도록 상기 CPU에 접속된 32비트 어드레스 버스, 및 상기 제1메모리에접속되며 상기 CPU로부터 제어신호를 수신하기 위하여 상기 CPU에 접속되는 입/출력 회로를 포함하며, 상기 슬롯은 32비트 어드레스 버스에 접속되며, 상기 CPU는 기억장소 $0000 0000 내지 $FFFF FFFF까지의 2³²상이한 어드레스를 발생하기 위한 어드레스 발생을 포함하며, 상기 기억장소는 16진 표기이며, 상기 슬롯은 상기 컴퓨터 시스템에서 구별번호를 가지며 상기 주회로기판상의 구별판정라인 수단에 접속되며,상기 구별판정 라인 수단은 상기 슬롯에 구별신호를 제공하며, 상기 구별신호는 상기 슬롯의 구별번호를 판정하며, 상기 카드는 상기 카드에 배치된 제2메모리를 포함하며, 상기 제2메모리는 메모리 장소의 어드레스를 수신하고 상기 어드레스 버스를 통하여 데이타를 공급하기 위하여 상기 32비트 어드레스 버스를 통해상기 CPU에 선택적으로 접속되며, 상기 제2메모리는 제1사이클 동안 어드레스를 제공하고 제2사이클 동안 상기 어드레스에 위치된 데이타를 수신하는 상기 32비트 어드레스 버스에 접속되며, 상기 카드는 상기구별신호를 수신하기 위하여 상기 구별 판정 라인수단에 접속되는 디코더 수단을 더 포함하며, 상기 디코더수단은 상기 구별번호를 상기 어드레스의 최상위 16진 디지트와 비교하여 16진의 상기 구별번호가 상기 어드레스의 최상의 16진 디지트와 동일할때를 결정하며, 상기 디코더 수단은 상기 제2메모리가 어드레스될수 있게 하여서 16진의 상기 구별번호가 상기 어드레스의 최상의 16진 디지트와 동일할때 데이타를 제공하며 상기 제2메모리는 $X000 0000와 $XFFF FFFF간의 어드레스가 상기 32비트 어드레스 버스상에 출현할때 마다 어드레스되며 상기 슬롯의 상기 구별번호는 X이며, 이에 의하여 256메가 바이트의 메모리 스페이스가 상기 슬롯의 상기 카드에 대해 리저브되고 상기 256메가 바이트의 메모리 스페이스는 기억장소 $X000 0000에서 시작하여 기억장소 $XFFFFFFF에서 끝나는 것을 특징으로 하는 인쇄 회로기판카드.
10. 제9항에 있어서, 상기 32비트 어드레스 버스는 제어신호를 더 포함하며, 본질적으로 NuBus버스이며,상기 제2메모리는 적어도 하나의 랜덤 억세스 메모리(RAM) 및 판독 전용 메모리(ROM)를 포함하는 것을 특징으로 하는 인쇄회로 기판카드.
11. 제9항에 있어서, 상기 32비트 어드레스 버스는 제어신호를 더 포함하며 본질적으로 IEEE 1l96버스이며, 상기 제2메모리는 랜덤 억세스 메모리(RAM)를 포함하는 것을 특징으로 하는 인쇄회로 기판카드.
12. 제9항에 있어서, 상기 제2메모리는 랜덤 억세스 메모리(RAM)를 포함하며, 상기 구별 판정 라인수단은 각각 2진값을 이송하는 4라인을 포함하며, 상기 주회로기판은 구별번호 $9, $A, $B, $C, $D 및$E를 갖는 6슬롯을 포함하며, 상기 각 슬롯은 슬롯의 구별번호를 판정하는 자신의 구별 실호를 제공하는자체의 구별 판정 라인 수단을 가지며, 구별 번호($9)를 갖는 슬롯은 슬롯 $9이며, 상기 슬롯 $9에 접속된 상기 구별 판정 라인 수단은 값($9)을 상기 슬롯 $9에 공급하는 것을 특징으로 하는 인쇄회로 기판카드.
13. 제12항에 있어서, 상기 32비트 어드레스 버스는 제어신호를 더 포함하며 본질적으로는 NuBus버스이며, 상기 디코더 수단은 상기 구별번호를 상기 32비트 어드레스 버스상에 출현하는 어떤 어드레스와 비교하며, 상기 디코더 수단은 16메가 바이트의 메모리 스페이스가 상기 슬롯에 대해 리저브되게 하여서, 상기 16메가 바이트의 메모리 스페이스는 기억장소 $FX00 0000에서 시작하여 기억장소 $FXFF FFFF에서 끝나며, 상기 구별번호는 X인것을 특징으로 하는 인쇄회로 기판카드.
14. 제13항에 있어서 상기 디코더 수단은 최상의 16진 디지트가 $F와 동일할때를 결정하며, 상기 디코더수단은 상기 구별번호를 상기 어드레스의 제2상위 16진 디지트와 비교하여 상기 16진 구별번호가 제2상위16진 디지트와 동일할때를 결정하며, 상기 디코더 수단은 상기 제2메모리가 어드레스될 수 있게 하여서 16진수의 상기 구별번호가 제2상위 16진 디지트와 동일할때 및 상기 최상위 16진 디지트가 $F일때 데이타를 제공하며 따라서 상기 제2메모리는 $FX00 0000와 $FXFF FFFF 사이의 어드레스가 상기 32비트 어드레스 버스에 출현할때마다 어드레스되며, 상기 슬롯의 상기 구별 번호가 X이며, 이것에 의하여 상기 16메가 바이트의 메모리 스페이스는 기억장소 $FX00 0000에서 시작되어 기억장소 $FXFF FFFF에서 끝나는것을 특징으로 하는 인쇄회로 기판카드.
15. 제13항에 있어서, 상기 카드는 상기 제2메모리를 어드레스 하고 상기 제2메모리로부터 데이타를 수신하기 의하여 상기 제2메모리에 접속된 제2중앙처리장치(제2CPU)를 더 포함하는 것을 특징으로 하는인쇄회로 기판카드.
16. 제15항에 있어서, 상기 제2CPU는 상기 32비트 어드레스 버스에 접속되어 상기 32비트 어드레스 버스를 통하여 NuBus 트랜잭션에서 버스마스터가 될 수 있는 것을 특징으로 하는 인쇄회로 기판카드.
17. 제16항에 있어서, 상기 제2CPU는 본질적으로 인텔 8088 마이크로프로세서와 양립되는 것을 특징으로하는 인쇄회로 기판카드.
18. 제16항에 있어서, 상기 제2CPU는 본질적으로 인텔 8086 마이크로프로세서와 양립되는 것을 특징으로하는 인쇄회로 기판카드.
19. 제16항에 있어서, 상기 제2CPU는 인텔 80286 마이크로프로세서로 하는 인쇄회로 기판카드.
20. 제16항에 있어서, 상기 제2메모리는 NuBus 트랜잭션 없이 상기 제2CPU에 의해 상기 카드상에서부본적으로 어드레스 되는 것을 특징으로 하는 인쇄회로 기판카드.
21. 제20항에 있어서, 상기 디코더 수단은 상기 제2CPU로부터의 상기 카드상의 어드레스가 상기 카드의로우컬 어드레스 스페이스내에 있는지를 결정하기 의한 비교수단을 포함하며, 상기 디코더 수단은 상기 어드레스가 상기 카드의 로우컬 어드레스 스페이스내에 있을때 NuBus 트랜잭션을 방지하며, 상기 카드의 로우컬 어드레스 스페이스는 기억장소 $0000 0000 내지 $1000 0000, $X000 내지 $XFFF FFFF, 및 $FX00 내지 $FXFF FFFF를 포함하며, 상기 카드는 슬롯 X내에 있는 것을 특징으로 하는 인쇄회로 기판카드.

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