JP2606477Y2 - データ処理装置及び入・出力ボード - Google Patents

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】この考案は、外部メモリのデータ
をアドレス／データ共用バスを介してデータ処理機に取
り込むようにしたデータ処理装置及び入・出力ボードに
関する。

【０００２】

【従来の技術】１６ビット或いは３２ビットのＣＰＵを
搭載したパーソナルコンピュータ（以下、単にパソコン
と呼ぶ）は、種々のアプリケーション・ソフトウェアに
支えられて様々な用途に用いられている。こうしたパソ
コンは、拡張スロットに拡張ボードや増設ボードを差し
込むことで、メモリを増設したり或いはイメージスキャ
ナ等の外部接続機器が接続できるようになっている。と
ころで、図３に示すデータ処理装置１は、試作中や開発
中のシステムに関するデータをデータ出力機２から外部
メモリ３に保存しておき、この外部メモリ３に保存され
たデータを解析用のデータ処理機４に随時取り込めるよ
う構成したものであり、データ処理機４には一般に普及
しているパソコンを用いている。

【０００３】外部メモリ３とデータ解析用のデータ処理
機４は、外部メモリ３のアドレス入力端子をアドレスバ
スを介してデータ処理機４のポートアドレス出力端子に
接続し、外部メモリ３のデータ出力端子をデータバスを
介してデータ処理機４のデータ入・出力端子に接続する
とともに、外部メモリ３のリード信号入力端子をデータ
処理機４のリード信号出力端子に接続することによって
結ばれている。外部メモリ３からデータを読み出す場合
は、まずリード信号出力端子からリード信号を出力する
とともに、ポートアドレス出力端子から外部メモリ３に
対してアドレス信号を出力する。外部メモリ３は、リー
ド信号を受信していることを確認した上で、アドレス指
定された番地に書き込まれているデータを読み出し、デ
ータ出力端子からデータバスを介してデータ処理機４の
データ入・出力端子に供給する。

【０００４】

【考案が解決しようとする課題】上記従来のデータ処理
装置１は、データ処理機４のポートアドレス出力端子か
ら出力される一のポートアドレスに外部メモリ３のアド
レスを対応させているため、複数のデータを読み込む必
要がある場合は複数のポートアドレスが必要となる。し
かし、一般のパソコンを見れば明らかなように、外部接
続機器の接続数には常識的な限度があり、外部接続機器
に対応するポートアドレスでかつユーザ側に開放された
ポートアドレスは８バイト程度とごく少ない。このた
め、８バイトのポートアドレスをアドレスに使用する従
来のデータ処理装置１は、外部メモリ３に対して自由に
メモリ空間を構築するのは困難であり、せっかくデータ
出力機２から外部メモリ３に転送したデータも、データ
処理機４側で簡単に自由に取り出すことができないとい
った課題があった。また、データ処理機４の内部で使用
する機器のためのポートアドレスが、内部機器を指定す
るさいにもポートアドレス出力端子から外部に出力され
るために、必要もないのに関係ないデータが外部メモリ
３から読み込まれてしまうことがあり、データ処理機４
側でのデータ処理やデータ解析に混乱を招くことがある
等の課題があった。また、特開平２−２３０４８１号
「マイクロコンピュータ」には、データバスと下位アド
レス信号を共用してポート端子数を増やす共用モード
と、データバス及び下位アドレス信号を専用化して外部
アクセスを高速で実行する専用モードとを、制御信号の
ハイ／ロウに応じて選択指定できるようにしたマイクロ
コンピュータが開示されている。このマイクロコンピュ
ータは、ハイレベルの制御信号により選択した共用モー
ドにあっては、第１の端子群をポート端子として選択す
るとともに第２の端子群をアドレス及びデータの兼用端
子として選択することができるが、当然のことながら、
ポートアドレスを判別する比較手段をもたない外部メモ
リに対してはアクセスできないものであった。また、こ
うしたアクセスを何らかの補助手段により実現しようと
すると、マイクロコンピュータと外部メモリとの間にポ
ートアドレス比較判別用のインタフェースの存在が不可
欠であり、しかも外部メモリを含む複数の外部接続機器
への個別アクセスを確実に保証する上で、外部接続機器
間でポートアドレスが重複しないようポートアドレスが
自由に可変設定できるようなハードウェア構成が絶対前
提であり、従って例えばマイクロコンピュータの拡張ス
ロット等を利用して外部メモリを自由に接続できるまで
の拡張性を備えるまでには、外部メモリとのインタフェ
ースを含む周辺機器に相 応の改良を重ねる必要があると
いった課題を抱えるものであった。

【０００５】

【課題を解決するための手段】上記課題を解決するた
め、この考案のデータ処理装置は、外部接続機器に対し
ポートアドレスを指定してデータの授受を行うデータ処
理機と、該データ処理機以外で処理されたデータが書き
込まれる外部メモリと、該外部メモリと前記データ処理
機の間にアドレス／データ共用バスを介して接続され、
前記データ処理機からライト信号を受けて作動し、該デ
ータ処理機のデータ入・出力端子から前記アドレス／デ
ータ共用バスを介して出力されるアドレス信号をラッチ
し、前記外部メモリのアドレス入力端子に与えるととも
に、前記データ処理機が出力するポートアドレスを予め
設定された所定の指定アドレスと比較し、両者が一致し
たときにのみポートアドレス一致信号を生成し、該ポー
トアドレス一致信号と前記データ処理機が出力するリー
ド信号との論理積出力をもって前記外部メモリから読み
出されたデータを保持し、前記アドレス／データ共用バ
スを介して前記データ処理機のデータ入・出力端子に与
える入・出力ボードとを具備することを特徴とするもの
である。

【０００６】さらにまた、この考案の入・出力ボード
は、データ処理機からライト信号を受けて作動し、該デ
ータ処理機のデータ入・出力端子からアドレス／データ
共用バスを介して出力されるアドレス信号をラッチし、
外部メモリのアドレス入力端子に与えるラッチ回路と、
前記データ処理機が出力するポートアドレスをディップ
スイッチを含むアドレス設定手段により予め設定された
所定の指定アドレスと比較し、両者が一致したときにの
みポートアドレス一致信号を出力するポートアドレス比
較器と、前記ポートアドレス一致信号と前記データ処理
機が出力するリード信号の論理積出力を受けて作動し、
前記外部メモリから読み出されたデータを保持し、前記
アドレス／データ共用バスを介して前記データ処理機の
データ入・出力端子に与えるラインバッファ回路とを具
備し、前記データ処理機が所定のポートアドレスを出力
し、かつライト信号とリード信号を交互に出力するとき
に、ライト信号に合わせて出力されるアドレスを外部メ
モリに送り込み、リード信号に合わせて外部メモリから
出力されるデータをデータ処理機に取り込むことを特徴
とするものである。

【０００７】

【作用】この考案は、外部接続機器に対しポートアドレ
スを指定してデータの授受を行うデータ処理機と、デー
タ処理機以外で処理されたデータが書き込まれる外部メ
モリとの間に、アドレス／データ共用バスを介して入・
出力ボードを接続し、データ処理機が所定のポートアド
レスを出力し、かつライト信号とリード信号を交互に出
力するときに、ライト信号に合わせて出力されるアドレ
スを外部メモリに送り込み、リード信号に合わせて外部
メモリから出力されるデータをデータ処理機に取り込む
ことにより、外部メモリに対しポートアドレスの数に制
約されないメモリ空間を自由に構築する。

【０００８】

【実施例】以下、この考案の実施例について、図１，２
を参照して説明する。図１は、この考案の入・出力ボー
ドを組み込んだデータ処理装置の一実施例を示す回路構
成図、図２は、図１に示した回路各部の信号波形図であ
る。

【０００９】図１に示すデータ処理装置１１は、１６ビ
ット又は３２ビットのＣＰＵを搭載した市販のパーソナ
ルコンピュータからなるデータ処理機１２と試作中のシ
ステムに関するデータを出力するデータ出力機１３と
を、外部メモリ１４を組み込んだ入・出力ボード１５を
介して接続したものである。入・出力ボード１５は、外
部メモリ１４を中継してデータ出力機１３からデータ処
理機１２にデータを転送するためのインタフェースを司
るものであり、外部メモリ１４に対して自由にメモリ空
間が構築できるよう、データ出力機１３に対してもまた
データ処理機１２に対してもアドレス／データ共用バス
を介して外部メモリ１４を接続する構成としてある。ま
た、データどうしの衝合を避けるため、外部メモリ１４
は、ラッチ回路と２個のラインバッファ回路１７，１８
を介してデータ出力機１３に接続するとともに、ラッチ
回路１９とラインバッファ回路２０及びポートアドレス
比較器２１を介してデータ処理機１２に接続してある。

【００１０】データ出力機１３は、ラッチ回路１６とラ
インバッファ回路１７の縦列接続回路を介して外部メモ
リ１４にアドレスを供給するとともに、ラインバッファ
回路１８を介して外部メモリ１４にデータを供給するた
め、データ入・出力端子に接続された８ビットのアドレ
ス／データ共用バスを途中から２分岐させてラッチ回路
１６とラインバッファ回路１７に接続してある。ラッチ
回路１６は、アドレスをラッチするときだけデータ出力
機１３からラッチ信号を供給され、ラッチ信号が供給さ
れたときにだけアドレス／データ共用バスから信号（こ
の場合、アドレス）を受け入れてラッチする。ラインバ
ッファ回路１７，１８は、ともにデータ出力機１３が出
力するライト信号をイネーブル端子に供給され、イネー
ブル状態においてのみ信号の通過を許容する。

【００１１】従って、データ出力機１３から外部メモリ
１４にデータを転送する場合は、まずデータ入・出力端
子からアドレスを出力し、ラッチ信号により作動状態と
したラッチ回路１６にアドレスをラッチさせる。次に、
データ入・出力端子からデータを出力し、イネーブル信
号により作動状態とさせたラインバッファ回路１７，１
８から、それぞれデータとアドレスを外部メモリ１４に
供給する。その結果、ラッチ回路１６からラインバッフ
ァ回路１７を経由して送られるアドレスにより指定され
た番地に、ラインバッファ回路１８を経由して送られた
データが書き込まれる。

【００１２】なお、データ出力機１３が外部メモリ１４
に対してデータを書き込んでいるときに、データ処理機
１２はラッチ回路１６とラインバッファ回路１７を結ぶ
アドレスバスの最下位側から第６位のビットを監視する
ことで、データ書き込み中か否かを判別しており、デー
タ書き込み中は後述するデータ読み出しを禁止するよう
構成してある。

【００１３】一方、データ処理機１２は、ラッチ回路１
９を介して外部メモリ１４にアドレスを供給し、ライン
バッファ回路２０を介してデータを受け入れるため、デ
ータ入・出力端子に接続された８ビットのアドレス／デ
ータ共用バスを途中から２分岐させてラッチ回路１９と
ラインバッファ回路２０に接続してある。ラッチ回路１
９は、アドレスをラッチするときのみデータ処理機１２
からライト信号を供給され、ライト信号が供給されたと
きにだけアドレス／データ共用バスから信号（この場
合、アドレス）を受け入れてラッチする。ラインバッフ
ァ回路２０は、データ処理機１２が出力するライト信号
と後述するポートアドレス一致信号との論理積をイネー
ブル端子に供給され、イネーブル状態においてのみ信号
の通過を許容する。

【００１４】ポートアドレス比較器２１は、データ処理
機１２のポートアドレス出力端子から出力される１６ビ
ットのポートアドレスを下位８ビットと上位８ビットに
分けて予め設定された指定アドレスと比較する２個の比
較回路２２，２３と、上位８ビットの指定アドレスを設
定するためのディップスイッチ２４等を有する。実施例
の場合、下位８ビット比較回路２２の比較基準を与える
８個のピン端子は、最下位側から第５番目と第７番目及
び第８番目を「１」とし、他を「０」にレベル指定して
ある。また、上位８ビット比較器２３の８個のピン端子
に接続したディップスイッチ２４は、いずれのピン端子
も開放してあり、このため上位８ビットはすべてレベル
「１」に指定される。従って、実施例では、比較基準と
なる指定アドレスとして、「１１１１１１１１１１０１
００００」すなわち「ＦＦＤ０」が設定される。

【００１５】ところで、データ処理機１２が出力するポ
ートアドレスが、ポートアドレス比較器２１に設定され
た指定アドレス「ＦＦＤ０」に一致すると、下位８ビッ
ト及び上位８ビットの各比較回路２２，２３の一致出力
端子からロウレベルの一致信号がノアゲート回路２５に
出力される。このため、ノアゲート回路２５の出力はハ
イレベルとなるが、続くインバータ回路２６にて極性反
転されてロウレベルとされた信号が、ポートアドレス一
致信号としてポートアドレス比較器２１から出力され
る。このポートアドレス一致信号は、ラインバッファ回
路２０のためのノアゲート回路２７に送り込まれ、そこ
でデータ処理機１２が出力するリード信号との論理和を
とられ、論理和出力をインバータ回路２８にて極性反転
した信号が、ラインバッファ回路２０のイネーブル信号
端子と外部メモリ１４のアウトプットイネーブル信号端
子にそれぞれ供給される。

【００１６】ここで、外部メモリ１４からデータ処理機
１２にデータを転送する場合、データ処理機１２から前
記指定アドレスを出力するとともに、ライト信号出力端
子からインバータ回路２９を介してラッチ回路１９に対
してライト信号を供給する。このとき、図２（Ｂ），
（Ｄ）に示したように、ライト信号に合わせてデータ入
・出力端子からアドレスが出力され、このアドレスがラ
イト信号により作動したラッチ回路１９にラッチされ、
外部メモリ１４のアドレス入力端子に送り込まれる。な
お、ポートアドレス比較器２１からは図２（Ａ）に示し
たポートアドレス一致信号が出力されるが、ノアゲート
回路２７にはまだリード信号が供給されていないため、
インバータ回路２８の出力はハイレベルのままであり、
ラインバッファ回路２７は非作動状態にある。

【００１７】ライト信号に続き図２（Ｃ）に示したリー
ド信号が出力されると、インバータ回路２８の出力がロ
ウレベルに転ずるため、ラインバッファ回路２０が作動
するとともに、外部メモリ１４は読み出し可能な状態に
切り替わる。このため、既にアドレス指定を受けた外部
メモリ１４からは、指定番地に格納されたデータが読み
出され、ラインバッファ回路２０を介してデータ処理機
１２に取り込まれる。データの取り込みが完了すると、
データ処理機１２は、ライト信号とアドレスを出力する
ため、外部メモリ１４に対して次のアドレス指定がなさ
れ、ライト信号に続くリード信号に合わせて外部メモリ
１４からデータが読み出される。従って、データ処理機
１２は、指定されたポートアドレスを出力した状態で、
ライト信号とリード信号を交互に出力することで、ライ
ト信号に合わせてアドレス指定を行うことができ、リー
ド信号に合わせてデータを取り込むことができる。

【００１８】このように、上記データ処理装置１１は、
ポートアドレスとして外部に開放されている数少ないア
ドレスを外部メモリ１４のためのアドレスとして使用す
るのではなく、ポートアドレス出力端子は外部メモリ１
４を使用するときにだけ指定アドレスを出力するのに用
い、データ入・出力端子をアドレス出力とデータ入力の
ための共用端子として利用することで、使用できるアド
レスに制約を受けることなく、外部メモリ１４に対し自
由にメモリ空間を構築し、データの自在な処理が可能で
ある。

【００１９】また、入・出力ボード１５は、パーソナル
コンピュータとして市販されているデータ処理機１２の
拡張スロットに接続することにより、データ出力機１２
から外部メモリ１４に書き込んだデータを、ポートアド
レスを指定した上でライト信号とリード信号を交互に出
力するだけで、アドレス出力端子を兼ねるデータ入力端
子を介してデータ処理機１２に自在に取り込むことがで
き、自由に構築したメモリ空間上でアドレスに制約を受
けることなくデータの処理が可能になる。

【００２０】なお、上記実施例において、データ出力機
１３に対するインタフェース回路すなわちラッチ回路１
６やラインバッファ回路１７，１８を省略してしまい、
外部メモリ１４とその外にデータ処理機１２との間のイ
ンタフェース回路すなわちラッチ回路１９やラインバッ
ファ回路２０或いはポートアドレス比較器２１だけを入
・出力ボード１５に組み込む構成とすることもできる。

【００２１】

【考案の効果】以上説明したように、この考案のデータ
処理装置は、外部メモリと前記データ処理機の間にアド
レス／データ共用バスを介して接続した入・出力ボード
が、データ処理機からライト信号を受けて作動し、該デ
ータ処理機のデータ入・出力端子から前記アドレス／デ
ータ共用バスを介して出力されるアドレス信号をラッチ
し、前記外部メモリのアドレス入力端子に与えるととも
に、前記データ処理機が出力するポートアドレスを予め
設定された所定の指定アドレスと比較し、両者が一致し
たときにのみポートアドレス一致信号を生成し、該ポー
トアドレス一致信号と前記データ処理機が出力するリー
ド信号との論理積出力をもって前記外部メモリから読み
出されたデータを保持し、前記アドレス／データ共用バ
スを介して前記データ処理機のデータ入・出力端子に与
える構成としたから、指定されたポートアドレスを出力
した状態で、ライト信号とリード信号を交互に出力する
ことにより、ライト信号に合わせてアドレス指定を行
い、リード信号に合わせてデータの取り込みを行うこと
ができ、従ってポートアドレスとして外部に開放されて
いる数少ないアドレスを外部メモリのためのアドレスと
して使用するのではなく、ポートアドレス出力端子は外
部メモリを使用するときにだけ指定アドレスを出力する
のに用い、データ入・出力端子をアドレス出力とデータ
入力のための共用端子として利用することで、使用でき
るアドレスに制約を受けることなく、外部メモリに対し
自由にメモリ空間を構築し、データの自在な処理が可能
であり、また外部メモリのポートアドレスは自由に可変
設定できるので、データ処理機に接続される複数の外部
接続機器へのデータ処理機による個別アクセスを確実に
保証できる等の優れた効果を奏する。

【００２２】また、この考案の入・出力ボードは、デー
タ処理機からライト信号を受けて作動し、該データ処理
機のデータ入・出力端子からアドレス／データ共用バス
を介して出力されるアドレス信号をラッチし、外部メモ
リのアドレス入力端子に与えるラッチ回路と、前記デー
タ処理機が出力するポートアドレスをディップスイッチ
を含むアドレス設定手段により予め設定された所定の指
定アドレスと比較し、両者が一致したときにのみポート
アドレス一致信号を出力するポートアドレス比較器と、
前記ポートアドレス一致信号と前記データ処理機が出力
するリード信号の論理積出力を受けて作動し、前記外部
メモリから読み出されたデータを保持し、前記アドレス
／データ共用バスを介して前記データ処理機のデータ入
・出力端子に与えるラインバッファ回路とから構成した
ので、例えばパーソナルコンピュータとして市販されて
いるデータ処理機の拡張スロットに接続すれば、データ
処理機以外の例えばデータ出力機から外部メモリに書き
込んだデータを、ポートアドレスを指定した上でライト
信号とリード信号を交互に出力することにより、アドレ
ス出力端子を兼ねるデータ入力端子を介してデータ処理
機に自在に取り込むことができ、自由に構築したメモリ
空間上でアドレスに制約を受けることなくデータの処理
が可能であり、しかも外部メモリのポートアドレスはデ
ィップスイッチを含むアクセス設定手段により自由に可
変設定できるので、データ処理機に接続する外部接続機
器を変更したときの対応措置が短時間で確実に可能であ
る等の効果を奏する。

【図面の簡単な説明】

【図１】この考案の入・出力ボードを組み込んだデータ
処理装置の一実施例を示す回路構成図である。

【図２】図１に示した回路各部の信号波形図である。

【図３】従来のデータ処理装置の一例を示す回路構成図
である。

【符号の説明】

１１ データ処理装置 １２ データ処理機 １４ 外部メモリ １５ 入・出力ボード １９ ラッチ回路 ２０ ラインバッファ回路 ２１ ポートアドレス比較器

Claims (2)

(57)【実用新案登録請求の範囲】
1. 【請求項１】 外部接続機器に対しポートアドレスを指
   定してデータの授受を行うデータ処理機と、該データ処
   理機以外で処理されたデータが書き込まれる外部メモリ
   と、該外部メモリと前記データ処理機の間にアドレス／
   データ共用バスを介して接続され、前記データ処理機か
   らライト信号を受けて作動し、該データ処理機のデータ
   入・出力端子から前記アドレス／データ共用バスを介し
   て出力されるアドレス信号をラッチし、前記外部メモリ
   のアドレス入力端子に与えるとともに、前記データ処理
   機が出力するポートアドレスを予め設定された所定の指
   定アドレスと比較し、両者が一致したときにのみポート
   アドレス一致信号を生成し、該ポートアドレス一致信号
   と前記データ処理機が出力するリード信号との論理積出
   力をもって前記外部メモリから読み出されたデータを保
   持し、前記アドレス／データ共用バスを介して前記デー
   タ処理機のデータ入・出力端子に与える入・出力ボードと
   を具備することを特徴とするデータ処理装置。
2. 【請求項２】 データ処理機からライト信号を受けて作
   動し、該データ処理機のデータ入・出力端子からアドレ
   ス／データ共用バスを介して出力されるアドレス信号を
   ラッチし、外部メモリのアドレス入力端子に与えるラッ
   チ回路と、前記データ処理機が出力するポートアドレス
   をディップスイッチを含むアドレス設定手段により予め
   設定された所定の指定アドレスと比較し、両者が一致し
   たときにのみポートアドレス一致信号を出力するポート
   アドレス比較器と、前記ポートアドレス一致信号と前記
   データ処理機が出力するリード信号の論理積出力を受け
   て作動し、前記外部メモリから読み出されたデータを保
   持し、前記アドレス／データ共用バスを介して前記デー
   タ処理機のデータ入・出力端子に与えるラインバッファ
   回路とを具備し、前記データ処理機が所定のポートアド
   レスを出力し、かつライト信号とリード信号を交互に出
   力するときに、ライト信号に合わせて出力されるアドレ
   スを外部メモリに送り込み、リード信号に合わせて外部
   メモリから出力されるデータをデータ処理機に取り込む
   ことを特徴とする入・出力ボード。