JPH01241643A - インタフェース装置 - Google Patents
インタフェース装置Info
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- JPH01241643A JPH01241643A JP63070106A JP7010688A JPH01241643A JP H01241643 A JPH01241643 A JP H01241643A JP 63070106 A JP63070106 A JP 63070106A JP 7010688 A JP7010688 A JP 7010688A JP H01241643 A JPH01241643 A JP H01241643A
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- 230000006870 function Effects 0.000 abstract description 5
- 238000013507 mapping Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は中央処理装置と制御装置とが双方からアクセ
ス可能とする２ポート・メモリを備え、中央処理装置と
制御装置との間のデータ転送を行うインタフェース装置
に関するものである。
ス可能とする２ポート・メモリを備え、中央処理装置と
制御装置との間のデータ転送を行うインタフェース装置
に関するものである。
第４図は計算機内部の構成を示すブロック図である。図
において、ｌはデータ処理を行う中央処理装置、２は中
央処理袋Ｎ１に接続される計算機内部のシステム・バス
、３ａ、３ｂはシステム・バス２を介して中央処理装置
１に接続される制御装置である。
において、ｌはデータ処理を行う中央処理装置、２は中
央処理袋Ｎ１に接続される計算機内部のシステム・バス
、３ａ、３ｂはシステム・バス２を介して中央処理装置
１に接続される制御装置である。
第５図は上記中央処理装置１のメモリ・アドレス空間を
示す概念図であり、４は中央処理装置１のメモリ・アド
レス空間全体を示し、５は制御装置３（制御装置３ａあ
るいは制御装置３ｂ）を示すアドレス情報がマツピング
される２ポート・メモリ領域を示す。
示す概念図であり、４は中央処理装置１のメモリ・アド
レス空間全体を示し、５は制御装置３（制御装置３ａあ
るいは制御装置３ｂ）を示すアドレス情報がマツピング
される２ポート・メモリ領域を示す。
第６図は上記制御装置３に設けられた従来のインタフェ
ース装置及びその周辺回路の構成を示すブロック図であ
る０図において、６はシステム・バス２からのアドレス
情報とアドレス生成回路７で生成された被比較アドレス
情報とを比較するアドレス比較器、８はメモリアクセス
の調停を行うメモリアクセス調停回路、９はシステム・
バス側データ・ドライバ／レシーバ、１０は２ポートを
存し情報を格納する２ポート・メモリ、１１は制御装置
３の内部プロセッサ、１２は制御装置３のローカル・バ
ス、１３はローカル・バス・アドレス・デコーダ、１４
はローカル・バス側データ・ドライバ／レシーバを示す
。また、１０１はシステム・バス２のアドレス線、１０
２はアドレス生成回路７からの被比較アドレス情報を伝
送する被比較アドレス線、１０３はアドレス比較器６か
らのシステム・バス・アクセス要求信号を伝送するシス
テム・バス・アクセス要求線、１０４はメモリアクセス
調停回路８からのシステム・バス側イネーブル信号を伝
送するシステム・バス側イネーブル線、１０５はシステ
ム・バス側データ・バス、１０６はローカル・バス側ア
ドレス・バス、１０７はローカル・バス・アドレス・デ
コーダ１３からのローカル・バス２ポート・メモリ・ア
クセス要求信号を伝送するローカル・バス２ポート・メ
モリ・アクセス要求線、１０８はメモリアクセス調停回
路８からのローカル・バス側イネーブル信号を伝送する
ロカル・バス側イネーブル線、１０９はローカル・バス
側データ・バス、１１０はメモリアクセス調停回路８か
らの２ポート・メモリ・コントロール信号を伝送するメ
モリ・コントロール線を示す。
ース装置及びその周辺回路の構成を示すブロック図であ
る０図において、６はシステム・バス２からのアドレス
情報とアドレス生成回路７で生成された被比較アドレス
情報とを比較するアドレス比較器、８はメモリアクセス
の調停を行うメモリアクセス調停回路、９はシステム・
バス側データ・ドライバ／レシーバ、１０は２ポートを
存し情報を格納する２ポート・メモリ、１１は制御装置
３の内部プロセッサ、１２は制御装置３のローカル・バ
ス、１３はローカル・バス・アドレス・デコーダ、１４
はローカル・バス側データ・ドライバ／レシーバを示す
。また、１０１はシステム・バス２のアドレス線、１０
２はアドレス生成回路７からの被比較アドレス情報を伝
送する被比較アドレス線、１０３はアドレス比較器６か
らのシステム・バス・アクセス要求信号を伝送するシス
テム・バス・アクセス要求線、１０４はメモリアクセス
調停回路８からのシステム・バス側イネーブル信号を伝
送するシステム・バス側イネーブル線、１０５はシステ
ム・バス側データ・バス、１０６はローカル・バス側ア
ドレス・バス、１０７はローカル・バス・アドレス・デ
コーダ１３からのローカル・バス２ポート・メモリ・ア
クセス要求信号を伝送するローカル・バス２ポート・メ
モリ・アクセス要求線、１０８はメモリアクセス調停回
路８からのローカル・バス側イネーブル信号を伝送する
ロカル・バス側イネーブル線、１０９はローカル・バス
側データ・バス、１１０はメモリアクセス調停回路８か
らの２ポート・メモリ・コントロール信号を伝送するメ
モリ・コントロール線を示す。
次に動作について説明する。中央処理装置１によって制
御装置３を示すアドレス情報がマツピングされている２
ポート・メモリ領域５にアクセス要求が生じた場合を考
える。まず、中央処理装置１は２ポート・メモリ領域５
にマツピングされている（割り当てられている）アドレ
ス情報をシステム・バス２のアドレス線１０１上に送出
する。
御装置３を示すアドレス情報がマツピングされている２
ポート・メモリ領域５にアクセス要求が生じた場合を考
える。まず、中央処理装置１は２ポート・メモリ領域５
にマツピングされている（割り当てられている）アドレ
ス情報をシステム・バス２のアドレス線１０１上に送出
する。
制御装置３上のインタフェース装置内のアドレス比較器
６は、アドレス線１０１に送出されたアドレス情報と、
アドレス生成回路７から生成され被比較アドレス線１０
２に送出された被比較アドレス情報とを比較する。これ
は、アドレス線１０１に送出されたアドレス情報が２ポ
ート・メモリ領域５のアドレス空間と一致しているかど
うかを判定するためである。上記アドレス情報と被比較
アドレス情報とが比較され、アドレス範囲が一致し、正
しいアクセスを行う場合にのみ、アドレス比較器６から
システム・バス・アクセス要求線１０３にシステム・バ
ス・アクセス要求信号が出力され、メモリアクセス調停
回路８に通知される。メモリアクセス調停回路８は、シ
ステム・バス・アクセス要求信号に基づいて所定の調停
を行い、システム・バス２例の２ポート・メモリ・アク
セス要求を許可すると、システム・バス側イネーブル線
１０４にシステム・バス側イネーブル信号を送出する。
６は、アドレス線１０１に送出されたアドレス情報と、
アドレス生成回路７から生成され被比較アドレス線１０
２に送出された被比較アドレス情報とを比較する。これ
は、アドレス線１０１に送出されたアドレス情報が２ポ
ート・メモリ領域５のアドレス空間と一致しているかど
うかを判定するためである。上記アドレス情報と被比較
アドレス情報とが比較され、アドレス範囲が一致し、正
しいアクセスを行う場合にのみ、アドレス比較器６から
システム・バス・アクセス要求線１０３にシステム・バ
ス・アクセス要求信号が出力され、メモリアクセス調停
回路８に通知される。メモリアクセス調停回路８は、シ
ステム・バス・アクセス要求信号に基づいて所定の調停
を行い、システム・バス２例の２ポート・メモリ・アク
セス要求を許可すると、システム・バス側イネーブル線
１０４にシステム・バス側イネーブル信号を送出する。
これにより、システム・バス側データ・ドライバ／レシ
ーバ９がイネーブルされ、２ポート・メモリ１０に対す
るシステム・バス側データ・バス１０５が有効となり、
２ポート・メモリｌＯへのメモリ・アクセスが実行され
る。
ーバ９がイネーブルされ、２ポート・メモリ１０に対す
るシステム・バス側データ・バス１０５が有効となり、
２ポート・メモリｌＯへのメモリ・アクセスが実行され
る。
次に制御装置３内の内部プロセッサ１１による２ポート
・メモリ１０へのアクセスについて説明する。内部プロ
セッサ１１から出力された２ポート・メモリ１０に対す
るＨ亥当アドレス情報は、ローカル側アドレス・バス１
０６を介してローカル・バス・アドレス・デコーダ１３
に与えられ、デコード化され、２ポート・メモリ１０の
アドレス領域へのアクセスの場合にのみ、ローカル・バ
ス・２ポート・メモリ・アクセス要求信号としてローカ
ル・バス２ポート・メモリ・アクセス要求線１０７に出
力され、メモリアクセス調停回路８に通知される。メモ
リアクセス調停回路８において、ローカル・バス・２ポ
ート・メモリ・アクセス要求信号に基づいて所定の調停
が施され、２ポート・メモリ１０に対するアクセスが許
可できるタイミングとなった時に、ローカル・バス側イ
ネーブル信号がローカル・バス側イネーブル線１０Ｂを
介してローカル・バス側データ・ドライバ／レシ−バ１
４に通知され、これによりローカル・バス側データ・バ
ス１０９が２ポート・メモリ１０に対して有効となり、
内部プロセッサ１１により２ポート・メモリ１０へのア
クセスが実行される。
・メモリ１０へのアクセスについて説明する。内部プロ
セッサ１１から出力された２ポート・メモリ１０に対す
るＨ亥当アドレス情報は、ローカル側アドレス・バス１
０６を介してローカル・バス・アドレス・デコーダ１３
に与えられ、デコード化され、２ポート・メモリ１０の
アドレス領域へのアクセスの場合にのみ、ローカル・バ
ス・２ポート・メモリ・アクセス要求信号としてローカ
ル・バス２ポート・メモリ・アクセス要求線１０７に出
力され、メモリアクセス調停回路８に通知される。メモ
リアクセス調停回路８において、ローカル・バス・２ポ
ート・メモリ・アクセス要求信号に基づいて所定の調停
が施され、２ポート・メモリ１０に対するアクセスが許
可できるタイミングとなった時に、ローカル・バス側イ
ネーブル信号がローカル・バス側イネーブル線１０Ｂを
介してローカル・バス側データ・ドライバ／レシ−バ１
４に通知され、これによりローカル・バス側データ・バ
ス１０９が２ポート・メモリ１０に対して有効となり、
内部プロセッサ１１により２ポート・メモリ１０へのア
クセスが実行される。
従来のインタフェース装置は上述したように構成されて
いるので、制御装置３を示すアドレス情報がマツピング
される２ポート・メモリ領域５はシステム・バス２に接
続される中央処理装置１の特定のメモリ・アドレス空間
４に固定しなければならず、このためシステム・バス２
に送出されたアドレス情報が２ポート・メモリ領域５の
アドレス空間と一致しているかどうかを調べるような場
合、アドレス比較器６に入力するアドレス生成回路７に
おいて予め固定した被比較アドレス情報を生成すること
が必要で、また、これらのメモリ領域が変更された場合
はハードウェア的に回路を変更する必要があるなどの問
題点が生じる。従って、このような従来のインタフェー
ス装置は、上記メモリ領域が変更されると制御装置３を
中央処理装置１に容易に接続することができないので、
中央処理装置１とシステム・バス２に接続された制御装
置３とのインタフェースとしての機能の柔軟性に欠ける
という問題点があった。
いるので、制御装置３を示すアドレス情報がマツピング
される２ポート・メモリ領域５はシステム・バス２に接
続される中央処理装置１の特定のメモリ・アドレス空間
４に固定しなければならず、このためシステム・バス２
に送出されたアドレス情報が２ポート・メモリ領域５の
アドレス空間と一致しているかどうかを調べるような場
合、アドレス比較器６に入力するアドレス生成回路７に
おいて予め固定した被比較アドレス情報を生成すること
が必要で、また、これらのメモリ領域が変更された場合
はハードウェア的に回路を変更する必要があるなどの問
題点が生じる。従って、このような従来のインタフェー
ス装置は、上記メモリ領域が変更されると制御装置３を
中央処理装置１に容易に接続することができないので、
中央処理装置１とシステム・バス２に接続された制御装
置３とのインタフェースとしての機能の柔軟性に欠ける
という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、制御装置を示すアドレス情報をマツピングす
るメモリ領域が変更されても容易に制御装置を中央処理
装置に接続でき、インタフェースとしての機能の柔軟性
を向上させることができるインタフェース装置を提供す
ることを目的とする。
たもので、制御装置を示すアドレス情報をマツピングす
るメモリ領域が変更されても容易に制御装置を中央処理
装置に接続でき、インタフェースとしての機能の柔軟性
を向上させることができるインタフェース装置を提供す
ることを目的とする。
この発明に係るインタフェース装置は、中央処理装置１
が制御装置３に対してアクセスする際に、中央処理装置
１からシステム・バス２上に出力されアクセス先の制御
語Ｎ３を示すアドレス情報と、中央処理装置１上のメモ
リ空間にマツピングされている被比較アドレス情報とが
一致するかどうかを比較するアドレス比較手段（アドレ
ス比較器６）に、システム・バス２側及び制御装置３内
のローカル°バス１２側の双方からプログラマブルに被
比較アドレス情報を設定する被比較アドレス設定手段（
被比較アドレス設定回路１５）を接続し、上記メモリ空
間の任意の領域に上記被比較アドレス情報をマツピング
することを特徴とするものである。
が制御装置３に対してアクセスする際に、中央処理装置
１からシステム・バス２上に出力されアクセス先の制御
語Ｎ３を示すアドレス情報と、中央処理装置１上のメモ
リ空間にマツピングされている被比較アドレス情報とが
一致するかどうかを比較するアドレス比較手段（アドレ
ス比較器６）に、システム・バス２側及び制御装置３内
のローカル°バス１２側の双方からプログラマブルに被
比較アドレス情報を設定する被比較アドレス設定手段（
被比較アドレス設定回路１５）を接続し、上記メモリ空
間の任意の領域に上記被比較アドレス情報をマツピング
することを特徴とするものである。
中央処理袋Ｗ１が制御語Ｗ３に対してアクセスする際、
アドレス比較手段（アドレス比較器６）はシステム・バ
ス２上のアドレス情報と中央処理装置１上のメモリ空間
にマツピングされている被比較アドレス情報とが一致す
るかどうかの比較を行う。その被比較アドレス情報は、
システム・バス２側あるいはローカル・バス１２側から
被比較アドレス設定手段（被比較アドレス設定回路１５
）にプログラマブルに与えられた情報によって設定され
る。従って、この被比較アドレス設定手段により上記メ
モリ空間の任意の領域に被比較アドレス情報をマツピン
グすることが可能となる。
アドレス比較手段（アドレス比較器６）はシステム・バ
ス２上のアドレス情報と中央処理装置１上のメモリ空間
にマツピングされている被比較アドレス情報とが一致す
るかどうかの比較を行う。その被比較アドレス情報は、
システム・バス２側あるいはローカル・バス１２側から
被比較アドレス設定手段（被比較アドレス設定回路１５
）にプログラマブルに与えられた情報によって設定され
る。従って、この被比較アドレス設定手段により上記メ
モリ空間の任意の領域に被比較アドレス情報をマツピン
グすることが可能となる。
以下この発明の一実施例を図面に基づいて説明する。第
１図はこの実施例のインタフェース装置に備えられるア
ドレス比較器及びその周辺回路を示すブロック図である
。なお、この実施例のインタフェース装置を用いた計算
機の構成は第４図に示す。第１図において、第６図に示
す構成要素に対応するものには同一の参照符を付し、そ
の説明を省略する。第１図において、１５はアドレス比
較器６に接続され、システム・バス２側及び制御装置３
内のローカル・バス１２側の双方からプログラマブルに
被比較アドレス情報を設定する被比較アドレス設定回路
であり、１６はローカル・バス１２側からの２ポート・
メモリ・アドレス情報信号をランチするランチ回路であ
る。また、２０１はシステム・バス２側がらの２ポート
・メモリ・アドレス設定情報信号を伝送するシステム・
バス側２ポート・メモリ・アドレス設定線、２０２はロ
ーカル・バス１２側からの２ポート・メモリ・アドレス
設定情報信号を伝送するローカル・バス側２ポート・メ
モリ・アドレス設定線、２０３はローカル・バス１２側
からの２ポート・メモリ・アドレスのラッチ情報信号を
伝送するラッチ情報線である。
１図はこの実施例のインタフェース装置に備えられるア
ドレス比較器及びその周辺回路を示すブロック図である
。なお、この実施例のインタフェース装置を用いた計算
機の構成は第４図に示す。第１図において、第６図に示
す構成要素に対応するものには同一の参照符を付し、そ
の説明を省略する。第１図において、１５はアドレス比
較器６に接続され、システム・バス２側及び制御装置３
内のローカル・バス１２側の双方からプログラマブルに
被比較アドレス情報を設定する被比較アドレス設定回路
であり、１６はローカル・バス１２側からの２ポート・
メモリ・アドレス情報信号をランチするランチ回路であ
る。また、２０１はシステム・バス２側がらの２ポート
・メモリ・アドレス設定情報信号を伝送するシステム・
バス側２ポート・メモリ・アドレス設定線、２０２はロ
ーカル・バス１２側からの２ポート・メモリ・アドレス
設定情報信号を伝送するローカル・バス側２ポート・メ
モリ・アドレス設定線、２０３はローカル・バス１２側
からの２ポート・メモリ・アドレスのラッチ情報信号を
伝送するラッチ情報線である。
第２図及び第３図はこの実施例における中央処理装置上
のメモリ・アドレス空間を示す概念図である。図におい
て、４は中央処理装置のメモリ・アドレス空間を示し、
１７ａ、１７ｂは制御装置３のアドレス情報がマツピン
グされた２ポート・メモリ領域を示し、そのメモリ領域
のサイズが可変となっていることを示す。
のメモリ・アドレス空間を示す概念図である。図におい
て、４は中央処理装置のメモリ・アドレス空間を示し、
１７ａ、１７ｂは制御装置３のアドレス情報がマツピン
グされた２ポート・メモリ領域を示し、そのメモリ領域
のサイズが可変となっていることを示す。
次に動作について説明する。中央処理装置１が例えば制
御装置３ａに対してアクセス要求を発生すると、まずシ
ステム・バス２上に当該制御装置３ａの２ポート・メモ
リ・アドレス設定情報を送出し、アドレス設定線２０１
を介して被比較アドレス設定回路１５に与える。これに
より、被比較アドレス設定回路１５は中央処理装置ｌの
メモリ・アドレス空間４にマツピングされる２ポート・
メモリの先頭アドレス及び２ポート・メモリ領域のサイ
ズを設定する。また、システム・バス２側からの制御装
置３ａへのアクセスが行われる前に、ローカル・バス１
２側から２ポート・メモリ・アドレス設定情報が送出さ
れ、アドレス設定線２０２を介してラッチ回路１６にラ
ッチされ、このラッチされた２ポート・メモリ・アドレ
ス設定ラッチ情報がアドレス設定ラッチ線２０３を介し
て被比較アドレス設定回路１５に与えられ、インタフェ
ース装置が初期化されるものとする。上記・初期化が行
われた後、先のシステム・バス２側からの２ポート・メ
モリ・アドレス設定情報がアドレス設定線２０１に送出
され、これが異なった情報であれば後にアドレス設定線
２０１に発行された２ポート・メモリ・アドレス設定情
報が優先され、被比較アドレス線１０２上の被比較アド
レス情報がアドレス比較器６に渡される。この後、中央
処理装置１により制御装置３ａに対するアクセスが実行
されると、アドレス線１０１上のアドレス情報と被比較
アドレス線１０２上の被比較アドレス情報とがアドレス
比較器６により比較され、一致した場合、システム・バ
ス２側の２ポート・メモリ・アクセス要求信号がアク゛
ティブとなり、省略する。
御装置３ａに対してアクセス要求を発生すると、まずシ
ステム・バス２上に当該制御装置３ａの２ポート・メモ
リ・アドレス設定情報を送出し、アドレス設定線２０１
を介して被比較アドレス設定回路１５に与える。これに
より、被比較アドレス設定回路１５は中央処理装置ｌの
メモリ・アドレス空間４にマツピングされる２ポート・
メモリの先頭アドレス及び２ポート・メモリ領域のサイ
ズを設定する。また、システム・バス２側からの制御装
置３ａへのアクセスが行われる前に、ローカル・バス１
２側から２ポート・メモリ・アドレス設定情報が送出さ
れ、アドレス設定線２０２を介してラッチ回路１６にラ
ッチされ、このラッチされた２ポート・メモリ・アドレ
ス設定ラッチ情報がアドレス設定ラッチ線２０３を介し
て被比較アドレス設定回路１５に与えられ、インタフェ
ース装置が初期化されるものとする。上記・初期化が行
われた後、先のシステム・バス２側からの２ポート・メ
モリ・アドレス設定情報がアドレス設定線２０１に送出
され、これが異なった情報であれば後にアドレス設定線
２０１に発行された２ポート・メモリ・アドレス設定情
報が優先され、被比較アドレス線１０２上の被比較アド
レス情報がアドレス比較器６に渡される。この後、中央
処理装置１により制御装置３ａに対するアクセスが実行
されると、アドレス線１０１上のアドレス情報と被比較
アドレス線１０２上の被比較アドレス情報とがアドレス
比較器６により比較され、一致した場合、システム・バ
ス２側の２ポート・メモリ・アクセス要求信号がアク゛
ティブとなり、省略する。
上記実施例によれば、中央処理装置１のメモリ・アドレ
ス空間４の任意の領域にプログラマブルに設定すること
により、当該制御装置３をシステム・バス２に接続する
際の実装制限に柔軟に対応することが可能となる。
ス空間４の任意の領域にプログラマブルに設定すること
により、当該制御装置３をシステム・バス２に接続する
際の実装制限に柔軟に対応することが可能となる。
なお、上記実施例では計算機内部のシステム・バス２に
接続される制御装置３が２ポート・メモリ・インタフェ
ース機能を備えた場合について説明したが、制御装置３
内部のローカル・バス１２に接続される２ポート・メモ
リ機能ブロックに対しても適用可能であり、この場合も
上記実施例と同様の効果を奏する。
接続される制御装置３が２ポート・メモリ・インタフェ
ース機能を備えた場合について説明したが、制御装置３
内部のローカル・バス１２に接続される２ポート・メモ
リ機能ブロックに対しても適用可能であり、この場合も
上記実施例と同様の効果を奏する。
以上のように本発明によれば、中央処理装置が制御装置
に対してアクセスする際に、中央処理装置からシステム
・バス上に出力されアクセス先のＭ？ｉｌ装置を示すア
ドレス情報と、中央処理装置上のメモリ空間にマンピン
グされている被比較アドレス情報とが一致するかどうか
を比較するアドレス比較手段に、システム・バス側及び
制御装置内のローカル・バス側の双方からプログラマブ
ルに被比較アドレス情報を設定する被比較アドレス設定
手段を接続し、メモリ空間の任意の領域に被比較アドレ
ス情報をマツピングするように構成したので、２ポート
・メモリのマツピング情報がプログラマブルに設定可能
となり、これにより制御装置を示すアドレス情報をマツ
ピングするメモリ領域が変更されても容易に制御装置を
中央処理装置に接続でき、インタフェースとしての機能
の柔軟性が向上するという効果が得られる。
に対してアクセスする際に、中央処理装置からシステム
・バス上に出力されアクセス先のＭ？ｉｌ装置を示すア
ドレス情報と、中央処理装置上のメモリ空間にマンピン
グされている被比較アドレス情報とが一致するかどうか
を比較するアドレス比較手段に、システム・バス側及び
制御装置内のローカル・バス側の双方からプログラマブ
ルに被比較アドレス情報を設定する被比較アドレス設定
手段を接続し、メモリ空間の任意の領域に被比較アドレ
ス情報をマツピングするように構成したので、２ポート
・メモリのマツピング情報がプログラマブルに設定可能
となり、これにより制御装置を示すアドレス情報をマツ
ピングするメモリ領域が変更されても容易に制御装置を
中央処理装置に接続でき、インタフェースとしての機能
の柔軟性が向上するという効果が得られる。
第１図はこの発明の一実施例に係るインタフェース装置
に備えられるアドレス比較器及びその周辺回路を示すブ
ロック図、第２図及び第３図はこの実施例における中央
処理装置上のメモリ・アドレス空間を示す概念図、第４
図はこの実施例及び従来例に係る計算機内部の構成を示
すブロック図、第５図は従来の２ポート・メモリ・イン
タフェース制御装置に備えられる中央処理装置のメモリ
・アドレス空間を示す概念図、第６図は従来のインタフ
ェース装置及びその周辺回路の構成を示すブロック図で
ある。 １・・・中央処理装置、２・・・システム・バス、３，
３ａ、３ｂ・・・制御装置、６・・・アドレス比較器（
アドレス比較手段）、１２・・・ローカル・バス、１５
・・・被比較アドレス設定回路（被比較アドレス設定手
段）、１７ａ。 １７ｂ・・・２ポート・メモリ領域。
に備えられるアドレス比較器及びその周辺回路を示すブ
ロック図、第２図及び第３図はこの実施例における中央
処理装置上のメモリ・アドレス空間を示す概念図、第４
図はこの実施例及び従来例に係る計算機内部の構成を示
すブロック図、第５図は従来の２ポート・メモリ・イン
タフェース制御装置に備えられる中央処理装置のメモリ
・アドレス空間を示す概念図、第６図は従来のインタフ
ェース装置及びその周辺回路の構成を示すブロック図で
ある。 １・・・中央処理装置、２・・・システム・バス、３，
３ａ、３ｂ・・・制御装置、６・・・アドレス比較器（
アドレス比較手段）、１２・・・ローカル・バス、１５
・・・被比較アドレス設定回路（被比較アドレス設定手
段）、１７ａ。 １７ｂ・・・２ポート・メモリ領域。
Claims (1)
- データ処理を行う中央処理装置と、システム・バスを介
してその中央処理装置に接続され所定の制御を行う制御
装置とが双方からアクセスを可能とする２ポート・メモ
リを備え、上記中央処理装置と上記制御装置との間のデ
ータ転送を行うインタフェース装置において、上記中央
処理装置が上記制御装置に対してアクセスする際に、中
央処理装置から上記システム・バス上に出力されたアド
レス情報と、上記中央処理装置上のメモリ空間にマップ
ングされている被比較アドレス情報とが一致するかどう
かを比較するアドレス比較手段に、上記システム・バス
側及び上記制御装置内のローカル・バス側の双方からプ
ログラマブルに上記被比較アドレス情報を設定する被比
較アドレス設定手段を接続し、上記メモリ空間の任意の
領域に上記被比較アドレス情報をマッピングすることを
特徴とするインタフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63070106A JPH01241643A (ja) | 1988-03-24 | 1988-03-24 | インタフェース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63070106A JPH01241643A (ja) | 1988-03-24 | 1988-03-24 | インタフェース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241643A true JPH01241643A (ja) | 1989-09-26 |
Family
ID=13421956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63070106A Pending JPH01241643A (ja) | 1988-03-24 | 1988-03-24 | インタフェース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01241643A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04257048A (ja) * | 1991-02-12 | 1992-09-11 | Mitsubishi Electric Corp | デュアルポートメモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178465A (ja) * | 1982-04-13 | 1983-10-19 | Mitsubishi Electric Corp | マルチ・プロセサ・システムにおけるアドレス変換方式 |
| JPS61211759A (ja) * | 1985-03-16 | 1986-09-19 | Meidensha Electric Mfg Co Ltd | マルチｃｐｕシステムにおける２ポ−トメモリ制御回路 |
-
1988
- 1988-03-24 JP JP63070106A patent/JPH01241643A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178465A (ja) * | 1982-04-13 | 1983-10-19 | Mitsubishi Electric Corp | マルチ・プロセサ・システムにおけるアドレス変換方式 |
| JPS61211759A (ja) * | 1985-03-16 | 1986-09-19 | Meidensha Electric Mfg Co Ltd | マルチｃｐｕシステムにおける２ポ−トメモリ制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04257048A (ja) * | 1991-02-12 | 1992-09-11 | Mitsubishi Electric Corp | デュアルポートメモリ |
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