JPS61211759A - マルチｃｐｕシステムにおける２ポ−トメモリ制御回路 - Google Patents
マルチｃｐｕシステムにおける２ポ−トメモリ制御回路Info
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- JPS61211759A JPS61211759A JP60052853A JP5285385A JPS61211759A JP S61211759 A JPS61211759 A JP S61211759A JP 60052853 A JP60052853 A JP 60052853A JP 5285385 A JP5285385 A JP 5285385A JP S61211759 A JPS61211759 A JP S61211759A
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- JP
- Japan
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- port memory
- cpu
- memory
- system bus
- port
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明は、複数の０ＰＵ（中央演算装置）が１つのシ
ステムバスに接続され、かつ２ポートメモリを介してＣ
ＰＵ間のデータ交換を行なう構成のマルチ（ｌ ＰＵシ
ステムに関し、特に、上記２ポートメモリの制御回路に
関する。
ステムバスに接続され、かつ２ポートメモリを介してＣ
ＰＵ間のデータ交換を行なう構成のマルチ（ｌ ＰＵシ
ステムに関し、特に、上記２ポートメモリの制御回路に
関する。
Ｂ０発明の概要
この発明は、あるＣＰＵ内に内部のプロセッサとシステ
ムバスとの両方に接続された２ポートメモリヲ有スるマ
ルチＣＰＵシステムにおいて、システムバス側に開かれ
た上記２ポートメモリのアドレス空間（ウィンドウサイ
ズ）を少なくとも太／Ｊ・２段階に切り換えられるよう
に構成し、多量のデータ転送時にはウィンドウサイズを
大きくして効率を高め、その他の場合にはウィンドウサ
イズを小さくして誤アクセスを防ぐとともにシステムバ
スのトラブルの影響を避けるようにした。
ムバスとの両方に接続された２ポートメモリヲ有スるマ
ルチＣＰＵシステムにおいて、システムバス側に開かれ
た上記２ポートメモリのアドレス空間（ウィンドウサイ
ズ）を少なくとも太／Ｊ・２段階に切り換えられるよう
に構成し、多量のデータ転送時にはウィンドウサイズを
大きくして効率を高め、その他の場合にはウィンドウサ
イズを小さくして誤アクセスを防ぐとともにシステムバ
スのトラブルの影響を避けるようにした。
０、従来の技術
従来のマルチＣＰＵシステムの概要を第４図に示してい
る。１つのシステムバス１０にＣＰＵ／。
る。１つのシステムバス１０にＣＰＵ／。
ＣＰＵ、２７）ど複数の０ＰＵ−′Ｐ他の機器が接続さ
れる。ＣＰＵ／内にはプロセッサ／コとローカルメモリ
／４’などの他に、２ポートメモリ／４が設けられてい
る。この２ポートメモリ１６はＱＰＵｌ内のプロセッサ
／２からアクセスできるとともに、システムバス１０側
からもアクセスできる。つま）、他のＣＰＵ、２などが
システムバス１０を通じてＣＰＵ／内の２ポートメモリ
１６をアクセスすることができる。この２ポートメモリ
／６を媒介として、ＣＰＵ／とＯＰｏ、２などとの間で
データを交換する。
れる。ＣＰＵ／内にはプロセッサ／コとローカルメモリ
／４’などの他に、２ポートメモリ／４が設けられてい
る。この２ポートメモリ１６はＱＰＵｌ内のプロセッサ
／２からアクセスできるとともに、システムバス１０側
からもアクセスできる。つま）、他のＣＰＵ、２などが
システムバス１０を通じてＣＰＵ／内の２ポートメモリ
１６をアクセスすることができる。この２ポートメモリ
／６を媒介として、ＣＰＵ／とＯＰｏ、２などとの間で
データを交換する。
ところで、どのよう々ＣＰＵであってもアクセスできる
アドレス空間は有限であるので、２ポートメモリ／Ａの
容量についても必然的に制限がでてくる。例えば、第４
図のＣＰＵ、２から艶たアドレス空間（これをシステム
アドレス空間とする）が第５図（Ａｌに示すように１Ｍ
バイトであり１同図（Ｂｌのように、このうち５１２に
バイトがシステムメモリ空間で、３８４にバイトがＣＰ
Ｕ／以外のＣＰＵ内の２ポートメモリに割当てられたア
ドレス空間であるとすると、ＣＰＵ／内の上記２ポート
メモリ／Ａｔ／Ｃ割当てられるアドレス空間は斜線で示
す１２８にバイトとなる。
アドレス空間は有限であるので、２ポートメモリ／Ａの
容量についても必然的に制限がでてくる。例えば、第４
図のＣＰＵ、２から艶たアドレス空間（これをシステム
アドレス空間とする）が第５図（Ａｌに示すように１Ｍ
バイトであり１同図（Ｂｌのように、このうち５１２に
バイトがシステムメモリ空間で、３８４にバイトがＣＰ
Ｕ／以外のＣＰＵ内の２ポートメモリに割当てられたア
ドレス空間であるとすると、ＣＰＵ／内の上記２ポート
メモリ／Ａｔ／Ｃ割当てられるアドレス空間は斜線で示
す１２８にバイトとなる。
Ｄ１発明が解決しようとする問題点
上述のようなマルチＣＰＵシステムにおいて、例えば、
磁気ディスク装置などの外部記憶装置をシステムバス１
０上に接続し、−０Ｐ Ｕ ／の実行プログラムをこの
外部記憶装置からダウンロードする場合を想定する。デ
ータ（実行プログラム）は２ポートメモリ／Ａを介して
ＣＰＵ／に取込まれる訳であるが、ダウンロードしよう
とする実行プログラム量が１２８にバイトを越える場合
には、’ １２８ Ｋバイトづつのダウンロードを必要
回数だけ繰返さなければならない。つマシ、まず、２ボ
ードメモリ／６にダウンロードされた１２８にバイトを
ＣＰＵ／が内部のプログラム転送でローカルメモリ／弘
に移し、次の１２８にバイトを２ポートメモリ１６にダ
ウンロードする、という処理を繰返す。とれは時間的な
効率が非常に悪く、システムの動作速度を低下させる要
因となる。
磁気ディスク装置などの外部記憶装置をシステムバス１
０上に接続し、−０Ｐ Ｕ ／の実行プログラムをこの
外部記憶装置からダウンロードする場合を想定する。デ
ータ（実行プログラム）は２ポートメモリ／Ａを介して
ＣＰＵ／に取込まれる訳であるが、ダウンロードしよう
とする実行プログラム量が１２８にバイトを越える場合
には、’ １２８ Ｋバイトづつのダウンロードを必要
回数だけ繰返さなければならない。つマシ、まず、２ボ
ードメモリ／６にダウンロードされた１２８にバイトを
ＣＰＵ／が内部のプログラム転送でローカルメモリ／弘
に移し、次の１２８にバイトを２ポートメモリ１６にダ
ウンロードする、という処理を繰返す。とれは時間的な
効率が非常に悪く、システムの動作速度を低下させる要
因となる。
上記の問題は２ポートメモリ／６の割当て空間を大きく
すればある程度解消できる。２ボートメモＩＪ ／Ａの
割当て空間を大きくすると、ＣＰＵ／の実行プログラム
を他のＣＰＵから絶えずアクセスすることができるよう
になり、誤アクセスｆバス１０のトラブルによるプログ
ラム破壊の危険性が高くなる。
すればある程度解消できる。２ボートメモＩＪ ／Ａの
割当て空間を大きくすると、ＣＰＵ／の実行プログラム
を他のＣＰＵから絶えずアクセスすることができるよう
になり、誤アクセスｆバス１０のトラブルによるプログ
ラム破壊の危険性が高くなる。
この発明は上述した従来の問題点に鑑みなされたもので
、その目的は、プログラムロード時などには多量のデー
タ（プログラム）を効率よ〈２ポートメモリに転送する
ことができ、また必要時以外は２ポートメモリに対する
誤アクセスが起きないようにしたマルチＣＰＵシステム
における２ボ−トメモリ制御回路を提供することにある
。
、その目的は、プログラムロード時などには多量のデー
タ（プログラム）を効率よ〈２ポートメモリに転送する
ことができ、また必要時以外は２ポートメモリに対する
誤アクセスが起きないようにしたマルチＣＰＵシステム
における２ボ−トメモリ制御回路を提供することにある
。
Ｅ１問題点を解決するための手段
そこでこの発明では、上記システムバスと上記２ポート
メモリとの関係においてこれにアクセス可能なアドレス
空間を制限する回路手段と、この回路手段によって制限
される上記アドレス空間を少なくとも大小２段階に切り
換え制御する回路手段とからなる２ポートメモリ制御回
路を設けた。
メモリとの関係においてこれにアクセス可能なアドレス
空間を制限する回路手段と、この回路手段によって制限
される上記アドレス空間を少なくとも大小２段階に切り
換え制御する回路手段とからなる２ポートメモリ制御回
路を設けた。
１０作 用
上記２ポートメモリに上記システムバス側から多量のデ
ータをロードするような場合、上記２ポートメモリに割
当てられたアドレス空間（これをウィンドウサイズと称
す）を２ポートメモリの物理的容量まで拡げ、一度に多
量のデータを転送できる。それ以外の通常のシステム運
転時などでは、上記ウィンドウサイズをシステムアドレ
ス空間の割当てによって決まる小さいサイズに切り換え
、他のＣＰＵによる誤アクセスヤシステムバスのトラブ
ルから２ポートメモリを保護する。
ータをロードするような場合、上記２ポートメモリに割
当てられたアドレス空間（これをウィンドウサイズと称
す）を２ポートメモリの物理的容量まで拡げ、一度に多
量のデータを転送できる。それ以外の通常のシステム運
転時などでは、上記ウィンドウサイズをシステムアドレ
ス空間の割当てによって決まる小さいサイズに切り換え
、他のＣＰＵによる誤アクセスヤシステムバスのトラブ
ルから２ポートメモリを保護する。
Ｇ、実 施 例
第１図はこの発明の一実施例を示している。同図におけ
る０ＰＵ１０は第４図における０ＰＵＩＯに相当するも
のである。ａ ｐ、 ｔｒ ａｏはプロセッサ／コ。
る０ＰＵ１０は第４図における０ＰＵＩＯに相当するも
のである。ａ ｐ、 ｔｒ ａｏはプロセッサ／コ。
ローカルメモリ／←（工１０インターフェイスも含める
）、それに２ポートメモリ１６を有し、この２ポートメ
モリ／６を介してシステムバスｌＱに接続される。図示
していないが、このシステムバス１０には他のＣＰＵ′
Ｐ記憶装置などが接続される。
）、それに２ポートメモリ１６を有し、この２ポートメ
モリ／６を介してシステムバスｌＱに接続される。図示
していないが、このシステムバス１０には他のＣＰＵ′
Ｐ記憶装置などが接続される。
２ポートメモリ／Ａの一方のボートはゲート回路／ｇｔ
−介してプロセッサ／コと内部バスで接続され、他方の
ボートはゲート回路２０を介してシステムバスｔｏに接
続されている。
−介してプロセッサ／コと内部バスで接続され、他方の
ボートはゲート回路２０を介してシステムバスｔｏに接
続されている。
システムバス１０側から２ポートメモリ／６がアクセス
されるとき、そのアクセス情報が制御回路Ｕに取込まれ
、その情報に基づいて制御回路ｎがゲート回路Ｊと２ポ
ートメモリ／６とを制御する。このとき２ポートメモリ
／６へのアクセスを許可するか否かは、アクセスしよう
とするアドレスが２ポートメモリ１６に割当てられたア
ドレス空間（ウィンドウサイズ）内に属するか否かによ
って決まる。
されるとき、そのアクセス情報が制御回路Ｕに取込まれ
、その情報に基づいて制御回路ｎがゲート回路Ｊと２ポ
ートメモリ／６とを制御する。このとき２ポートメモリ
／６へのアクセスを許可するか否かは、アクセスしよう
とするアドレスが２ポートメモリ１６に割当てられたア
ドレス空間（ウィンドウサイズ）内に属するか否かによ
って決まる。
２ボートメモジ／６のアドレス空間の割当てはスイッチ
レジスタＪにて行なう。このスイッチレジスタ評には、
第３図に示すように、大きなウィンドウサイズＷ１と小
さなウィンドウサイズＷ２との２段階のサイズを予め設
定しておく。大きなウィンドウサイズＷ１は２ポートメ
モリ１６の物理的容量に合わせて決めることができ、小
さなウィンドウサイズＷ２はシステムアドレス空間の割
当て配分によって決めることになる。
レジスタＪにて行なう。このスイッチレジスタ評には、
第３図に示すように、大きなウィンドウサイズＷ１と小
さなウィンドウサイズＷ２との２段階のサイズを予め設
定しておく。大きなウィンドウサイズＷ１は２ポートメ
モリ１６の物理的容量に合わせて決めることができ、小
さなウィンドウサイズＷ２はシステムアドレス空間の割
当て配分によって決めることになる。
スイッチレジスタ２ダの出力はプロセッサ／２によって
切換えられ、ウィンドウサイズＷ１とＷ２のいずれかが
制御回路ｎに入力され、制御回路−は入力されたサイズ
Ｗｌ、Ｗ２のいずれかに従って２ポートメモリ／６への
アクセスの許可／禁止を制御する。
切換えられ、ウィンドウサイズＷ１とＷ２のいずれかが
制御回路ｎに入力され、制御回路−は入力されたサイズ
Ｗｌ、Ｗ２のいずれかに従って２ポートメモリ／６への
アクセスの許可／禁止を制御する。
上記の構成において、０ＰＵ４ｃｏの実行プログラムを
外部の記憶装置からダウンロードするような場合、制御
回路−に大きなウィンドウサイズＷ１を指示入力すれば
、多量のデータを効率よく２ポートメモリ／６にロード
することができる。
外部の記憶装置からダウンロードするような場合、制御
回路−に大きなウィンドウサイズＷ１を指示入力すれば
、多量のデータを効率よく２ポートメモリ／６にロード
することができる。
またプログラム実行時（通常運転時）には制御回路ｎ小
さなウィンドウサイズＷ２を指示入力し、システム上必
要な小さなアドレス空間のみを２ポートメモリ１６に割
当てる。そうすれば他のＣＰＵからの誤アクセスヤパス
トラブルによってＣＰＵり側のメモリ内容が破壊される
のを防止することができる。
さなウィンドウサイズＷ２を指示入力し、システム上必
要な小さなアドレス空間のみを２ポートメモリ１６に割
当てる。そうすれば他のＣＰＵからの誤アクセスヤパス
トラブルによってＣＰＵり側のメモリ内容が破壊される
のを防止することができる。
第２図はこの発明の他の実施例を示すもので、先の実施
例と異なるのは、スイッチレジスタ２１Ｉの切り換えを
システムバス１０側から行なり点である。
例と異なるのは、スイッチレジスタ２１Ｉの切り換えを
システムバス１０側から行なり点である。
この場合も上記と同様な作用効果を奏する。
なお、２ポートメモリ１６のウィンドウを開いている場
合に、他のＯＰＨの２ポートメモリ空間ｆシステムメモ
リ空間とマツピングが重複するときは、禁止信号を用い
たオーバレイ構成によシ競合を防ぐ。
合に、他のＯＰＨの２ポートメモリ空間ｆシステムメモ
リ空間とマツピングが重複するときは、禁止信号を用い
たオーバレイ構成によシ競合を防ぐ。
Ｈ０発明の効果
以上詳細に説明したように、この発明に係る２ポ一トメ
モリ制御回路によれば、システムバス側から見た２ポー
トメモリのウィンドウサイズを必要なときに大きくし、
多量のデータを能率よく転送することができるとともに
、通常時はウィンドウサイズを小さくシ、システムアド
レス空間の割当てに適合させることで、競合を防ぎ、他
ＣＰＵからの誤アクセスやバストラブルに対してメモリ
内容を保護することができる。その結果、この種マルチ
○ＰＵシステムの速度と信頼性が向上する。
モリ制御回路によれば、システムバス側から見た２ポー
トメモリのウィンドウサイズを必要なときに大きくし、
多量のデータを能率よく転送することができるとともに
、通常時はウィンドウサイズを小さくシ、システムアド
レス空間の割当てに適合させることで、競合を防ぎ、他
ＣＰＵからの誤アクセスやバストラブルに対してメモリ
内容を保護することができる。その結果、この種マルチ
○ＰＵシステムの速度と信頼性が向上する。
第１図と第２図はそれぞれ本発明の第１．第２実施例を
示すブロック図、第３図は同上実施例におけるシステム
アドレス空間の割当て状況を示す図、第４図は従来のマ
ルチＣＰＵシステムの構成を示すブロック図、第５図は
従来システムにおけるシステムアドレス空間の割当て状
況を示す図である。 ＩＡＯ・・・ＣＰＵ、１０・・・システムバス、／６・
・・２ボートメモＩＪ、Ｑ２・・・制御回路、２１Ｉ・
・・スイッチレジスタ。
示すブロック図、第３図は同上実施例におけるシステム
アドレス空間の割当て状況を示す図、第４図は従来のマ
ルチＣＰＵシステムの構成を示すブロック図、第５図は
従来システムにおけるシステムアドレス空間の割当て状
況を示す図である。 ＩＡＯ・・・ＣＰＵ、１０・・・システムバス、／６・
・・２ボートメモＩＪ、Ｑ２・・・制御回路、２１Ｉ・
・・スイッチレジスタ。
Claims (1)
- （１）１つのシステムバスに複数のＣＰＵが接続され、
あるＣＰＵ内に内部のプロセッサと上記システムバスの
両方に接続された２ポートメモリが設けられ、この２ポ
ートメモリを媒介としてＣＰＵ間でデータが交換される
マルチＣＰＵシステムにおいて、上記システムバスと上
記２ポートメモリとの関係においてこれにアクセス可能
なアドレス空間を制限する回路手段と、この回路手段に
よつて制限される上記アドレス空間を少なくとも大小２
段階に切り換え制御する回路手段とを備えてなるマルチ
ＣＰＵシステムにおける２ポートメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052853A JPS61211759A (ja) | 1985-03-16 | 1985-03-16 | マルチｃｐｕシステムにおける２ポ−トメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052853A JPS61211759A (ja) | 1985-03-16 | 1985-03-16 | マルチｃｐｕシステムにおける２ポ−トメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61211759A true JPS61211759A (ja) | 1986-09-19 |
Family
ID=12926411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60052853A Pending JPS61211759A (ja) | 1985-03-16 | 1985-03-16 | マルチｃｐｕシステムにおける２ポ−トメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61211759A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128464A (ja) * | 1986-11-18 | 1988-06-01 | Nec Corp | プロセツサ回路 |
| JPH01241643A (ja) * | 1988-03-24 | 1989-09-26 | Mitsubishi Electric Corp | インタフェース装置 |
| JPH04257048A (ja) * | 1991-02-12 | 1992-09-11 | Mitsubishi Electric Corp | デュアルポートメモリ |
| JP2008521114A (ja) * | 2004-11-24 | 2008-06-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ローカルメモリデータのコヒーレントなキャッシュ処理 |
-
1985
- 1985-03-16 JP JP60052853A patent/JPS61211759A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128464A (ja) * | 1986-11-18 | 1988-06-01 | Nec Corp | プロセツサ回路 |
| JPH01241643A (ja) * | 1988-03-24 | 1989-09-26 | Mitsubishi Electric Corp | インタフェース装置 |
| JPH04257048A (ja) * | 1991-02-12 | 1992-09-11 | Mitsubishi Electric Corp | デュアルポートメモリ |
| JP2008521114A (ja) * | 2004-11-24 | 2008-06-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ローカルメモリデータのコヒーレントなキャッシュ処理 |
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