JPS63128464A - プロセツサ回路 - Google Patents
プロセツサ回路Info
- Publication number
- JPS63128464A JPS63128464A JP61275942A JP27594286A JPS63128464A JP S63128464 A JPS63128464 A JP S63128464A JP 61275942 A JP61275942 A JP 61275942A JP 27594286 A JP27594286 A JP 27594286A JP S63128464 A JPS63128464 A JP S63128464A
- Authority
- JP
- Japan
- Prior art keywords
- communication
- processor circuit
- random access
- bus
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004891 communication Methods 0.000 claims abstract description 48
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 230000015654 memory Effects 0.000 abstract description 27
- 230000009977 dual effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理ユニット（以下、ＣＰＵと称す）な
らびにその周辺の制御回路などからなるプロセッサ回路
に関し、とくに複数のプロセッサ回路が共有のバスに接
続されるマルチプロセッサシステムに好適なプロセッサ
回路に関する。
らびにその周辺の制御回路などからなるプロセッサ回路
に関し、とくに複数のプロセッサ回路が共有のバスに接
続されるマルチプロセッサシステムに好適なプロセッサ
回路に関する。
従来、マルチプロセッサシステムとしては、例えば第２
図に示すように、共有バス１には複数のプロセッサ回路
２０および２１、プロセッサ回路２０゜２１に割込みを
発生する通信用の入出カポ−）３０、ならびに共有メモ
リ４０が接続されている。
図に示すように、共有バス１には複数のプロセッサ回路
２０および２１、プロセッサ回路２０゜２１に割込みを
発生する通信用の入出カポ−）３０、ならびに共有メモ
リ４０が接続されている。
通信用の入出力ポート３０には、特定のアドレスが割り
ふられたフリップフロップ３２〜３５、および共有バス
エからのアドレスとデータとをデコードして、前記ブリ
ップフロップ３２〜３５を制御するデコード回路３１を
有している。
ふられたフリップフロップ３２〜３５、および共有バス
エからのアドレスとデータとをデコードして、前記ブリ
ップフロップ３２〜３５を制御するデコード回路３１を
有している。
プロセッサ回路２０がプロセッサ回路２１に対して通信
を行なう場合は、まずプロセッサ回路２０は共有メモリ
４０上のあらかじめ決められたアドレスに通信コマンド
を書き込み、次に通信用入出力ポート３０内のフリップ
フロップ３２をセットする。その結果、プロセッサ回路
２１に接続されている割り込み線３６がオンとな１）、
この割り込みによってプロセッサ回路２１は、プロセッ
サ回路２０からの通信要求があったことを知る。
を行なう場合は、まずプロセッサ回路２０は共有メモリ
４０上のあらかじめ決められたアドレスに通信コマンド
を書き込み、次に通信用入出力ポート３０内のフリップ
フロップ３２をセットする。その結果、プロセッサ回路
２１に接続されている割り込み線３６がオンとな１）、
この割り込みによってプロセッサ回路２１は、プロセッ
サ回路２０からの通信要求があったことを知る。
次にプロセッサ回路２１はフリップフロップ３２をリセ
ットし、共有メモリ４０に書かれた前述の通信コマンド
を読み取って、フリップフロップ３３をセットする。そ
の結果、プロセッサ回路２０に割り込み線３７を介して
割り込みが入１）、プロセッサ回路２０はプロセッサ回
路２１が正常に通信コマンドを受信したことを知って、
その後、プロセッサ回路２０はフリップフロップ３３を
リセットする。
ットし、共有メモリ４０に書かれた前述の通信コマンド
を読み取って、フリップフロップ３３をセットする。そ
の結果、プロセッサ回路２０に割り込み線３７を介して
割り込みが入１）、プロセッサ回路２０はプロセッサ回
路２１が正常に通信コマンドを受信したことを知って、
その後、プロセッサ回路２０はフリップフロップ３３を
リセットする。
プロセッサ回路２１からプロセッサ回路２０への通信は
、フリップフロップ３４．３５ならびに割り込み線３８
．３９を介して上述と同様の手続きをとる。
、フリップフロップ３４．３５ならびに割り込み線３８
．３９を介して上述と同様の手続きをとる。
したがって、この従来例の場合、システムにおけるプロ
セッサの数の増加とともに、フリップフロップの数と割
り込み線の数とを増加させなければならない、プロセッ
サすべての組合わせで通信を行なうことができるように
した場合、たとえばプロセッサ回路の数が４個のとき、
フリップフロップは１２個、割り込み線は１２本必要と
な１）、非常に複雑となってしまう欠点があった。
セッサの数の増加とともに、フリップフロップの数と割
り込み線の数とを増加させなければならない、プロセッ
サすべての組合わせで通信を行なうことができるように
した場合、たとえばプロセッサ回路の数が４個のとき、
フリップフロップは１２個、割り込み線は１２本必要と
な１）、非常に複雑となってしまう欠点があった。
また他の従来例としては、通信用の入出力ポート３０を
使用せずに、共有メモリ４０のみを使用するシステムが
ある。この場合、通信用入出力ボート３０と同等の機能
をもったメモリ空間を共有メモリ４０上に展開する。す
なわち、フリップフロップ３２〜３５をセット・リセッ
トする代わりに、共有メモリ４０上の特定メモリ空間の
特定ビットをセット・リセットする。この場合、物理的
な割り込み線３６〜３９を実現できないので、各プロセ
ッサ回路２０．２１は常時、このメモリ空間を読み取っ
て、決められたビットがセットされているかどうかを査
証する必要がある。この従来例の場合、前者のような欠
点はないが、常時にメモリを読み取りに行かなければな
らないため、プロセッサの数が増加したとき、共有バス
の使用頻度が上昇し、結果としてシステムの効率が低下
するという欠点があった。
使用せずに、共有メモリ４０のみを使用するシステムが
ある。この場合、通信用入出力ボート３０と同等の機能
をもったメモリ空間を共有メモリ４０上に展開する。す
なわち、フリップフロップ３２〜３５をセット・リセッ
トする代わりに、共有メモリ４０上の特定メモリ空間の
特定ビットをセット・リセットする。この場合、物理的
な割り込み線３６〜３９を実現できないので、各プロセ
ッサ回路２０．２１は常時、このメモリ空間を読み取っ
て、決められたビットがセットされているかどうかを査
証する必要がある。この従来例の場合、前者のような欠
点はないが、常時にメモリを読み取りに行かなければな
らないため、プロセッサの数が増加したとき、共有バス
の使用頻度が上昇し、結果としてシステムの効率が低下
するという欠点があった。
上述した従来のマルチプロセッサシステムは、前者では
ハードウェアが非常に複雑とな１）、後者では共有バス
の使用頻度が上昇しシステムの効率が低下する欠点があ
る。
ハードウェアが非常に複雑とな１）、後者では共有バス
の使用頻度が上昇しシステムの効率が低下する欠点があ
る。
本発明の目的は、マルチプロセッサシステムのハードウ
ェアを簡単化すると共に、共有バスの使用頻度を少なく
することができるプロセッサ回路を提供することにある
。
ェアを簡単化すると共に、共有バスの使用頻度を少なく
することができるプロセッサ回路を提供することにある
。
Ｃ問題点を解決するための手段〕
本発明のプロセッサ回路は、中央処理ユニットならびに
その周辺回路からなるプロセッサ回路において、該プロ
セッサ回路の内部に配設されて、当該プロセッサ回路が
接続される外部の共有バスと当該プロセッサ回路の内部
バスとの双方に接続される通信用のランダムアクセスメ
モリを、備えていることを特徴とする。
その周辺回路からなるプロセッサ回路において、該プロ
セッサ回路の内部に配設されて、当該プロセッサ回路が
接続される外部の共有バスと当該プロセッサ回路の内部
バスとの双方に接続される通信用のランダムアクセスメ
モリを、備えていることを特徴とする。
したがって本発明は、外部の共有バスとプロセッサ回路
の内部バスとの双方からアクセスできる通信用ランダム
アクセスメモリを各プロセッサ回路内に設けるため、マ
ルチプロセッサシステムのハードウェアを簡単化できる
と共に、共有バスの使用頻度を低くし、プロセッサ回路
間の通信を行なえることができる。
の内部バスとの双方からアクセスできる通信用ランダム
アクセスメモリを各プロセッサ回路内に設けるため、マ
ルチプロセッサシステムのハードウェアを簡単化できる
と共に、共有バスの使用頻度を低くし、プロセッサ回路
間の通信を行なえることができる。
以下に、本発明をその実施例について図面を参照して説
明する。
明する。
第１図は本発明による一実施例を示す構成図である。第
１図に示すように、共有バス１にプロセッサ回路１０ａ
とプロセッサ回路１０ｂとが接続されている。プロセッ
サ回路１０ａ、１０ｂはそれぞれ、（：ＰＵ ３ ａ
、 ３ ｂ 、内部メモリ４ａ、４ｂ、バスバッファ５
ａ、５ｂ、Ｍ信用のランダムアクセスメモリ６ａ、６ｂ
ならびにこれらを接続する内部バス２ａ、２ｂからなる
。
１図に示すように、共有バス１にプロセッサ回路１０ａ
とプロセッサ回路１０ｂとが接続されている。プロセッ
サ回路１０ａ、１０ｂはそれぞれ、（：ＰＵ ３ ａ
、 ３ ｂ 、内部メモリ４ａ、４ｂ、バスバッファ５
ａ、５ｂ、Ｍ信用のランダムアクセスメモリ６ａ、６ｂ
ならびにこれらを接続する内部バス２ａ、２ｂからなる
。
さらに通信用ランダムアクセスメモリ６ａ。
６ｂはそれぞれ、二方向からアクセスできるデュアルポ
ートのランダムアクセスメモリ９ａ、９ｂと、共有バス
１からのアドレスをデコードしてデュアルポートランダ
ムアクセスメモリ９ａ。
ートのランダムアクセスメモリ９ａ、９ｂと、共有バス
１からのアドレスをデコードしてデュアルポートランダ
ムアクセスメモリ９ａ。
９ｂを制御し、かつデコードアドレスを可変できる共有
バスのデコード回路７ａ、７ｂと、内部バス２ａ、２ｂ
からのアドレスをデコードしてデュアルポートランダム
アクセスメモリ９ａ、９ｂを制御する内部バスのデコー
ド回路８ａ、８ｂとからなる。
バスのデコード回路７ａ、７ｂと、内部バス２ａ、２ｂ
からのアドレスをデコードしてデュアルポートランダム
アクセスメモリ９ａ、９ｂを制御する内部バスのデコー
ド回路８ａ、８ｂとからなる。
なお、第１のプロセッサ回路１０ａ内の共有バスデコー
ド回路７ａと、第２のプロセッサ回路１０ｂ内の共有パ
スデコード回路７ｂとはそれぞれ、各デュアルポートラ
ンダムアクセスメモリ９ａ。
ド回路７ａと、第２のプロセッサ回路１０ｂ内の共有パ
スデコード回路７ｂとはそれぞれ、各デュアルポートラ
ンダムアクセスメモリ９ａ。
９ｂをアクセスするアドレスが異なるように、あらかじ
め可変デコードのアドレスを定めておく。
め可変デコードのアドレスを定めておく。
ここで例えば、プロセッサ回路１０ａの通信用ランダム
アクセスメモリ６ａの共有バス１からのメモリ空間を１
ｌｔｏｏＯＨから８１００）１とし、プロセッサ回路１
０ｂの通信用ランダムアクセスメモリ６ｂの共有バスｌ
からのメモリ空間を７０００Ｈから７１００Ｈとし、同
様に内部バス２ａ、２ｂからのメモリ空間を両者共に５
０００）１から５１００Ｈとする。
アクセスメモリ６ａの共有バス１からのメモリ空間を１
ｌｔｏｏＯＨから８１００）１とし、プロセッサ回路１
０ｂの通信用ランダムアクセスメモリ６ｂの共有バスｌ
からのメモリ空間を７０００Ｈから７１００Ｈとし、同
様に内部バス２ａ、２ｂからのメモリ空間を両者共に５
０００）１から５１００Ｈとする。
更に通信用ランダムアクセスメモリ６ａ、６ｂそれぞれ
の特定な１バイトを、外部の他のプロセッサ回路からの
通信要求用のバイトとし、残りのメモリ空間の一部を通
信コマンドならびにデータ用としてメモリ空間を定義し
ておく。
の特定な１バイトを、外部の他のプロセッサ回路からの
通信要求用のバイトとし、残りのメモリ空間の一部を通
信コマンドならびにデータ用としてメモリ空間を定義し
ておく。
プロセッサ回路１０ａからプロセッサ回路１０ｂへ通信
する場合には、プロセッサ回路１０ａは共有バスｌを介
して、プロセッサ回路１０ｂの通信用ランダムアクセス
メモリ６ｂの通信要求バイトが”０”であることを確認
し、該メモリ６ｂの通信コマンド・データ部にコマンド
およびデータを書き込み、通信要求バイト”ｌ”をセッ
トする。
する場合には、プロセッサ回路１０ａは共有バスｌを介
して、プロセッサ回路１０ｂの通信用ランダムアクセス
メモリ６ｂの通信要求バイトが”０”であることを確認
し、該メモリ６ｂの通信コマンド・データ部にコマンド
およびデータを書き込み、通信要求バイト”ｌ”をセッ
トする。
プロセッサ回路１０ｂは内部バス２ｂを介して、常時に
内部の通信用ランダムアクセスメモリ６ｂの通信要求バ
イトを監視してお１）、′ｌ″になっていれば通信コマ
ンド・データ部を読み込み、その後、通信要求バイトを
”０″にリセットする。
内部の通信用ランダムアクセスメモリ６ｂの通信要求バ
イトを監視してお１）、′ｌ″になっていれば通信コマ
ンド・データ部を読み込み、その後、通信要求バイトを
”０″にリセットする。
プロセッサ回路ｔａｂが通信コマンド・データを引き取
った応答として、同様の方法でプロセ、７す回路１０ｂ
は、プロセッサ回路１０ａ内部の通信用ランダムアクセ
スメモリ６ａの通信コマンド・データ部に応答コマンド
を書き込み、バイトを”１”にセットする。プロセッサ
回路１０ａはそれを読み取１）、そののち通信要求バイ
トを”０″にリセットする。
った応答として、同様の方法でプロセ、７す回路１０ｂ
は、プロセッサ回路１０ａ内部の通信用ランダムアクセ
スメモリ６ａの通信コマンド・データ部に応答コマンド
を書き込み、バイトを”１”にセットする。プロセッサ
回路１０ａはそれを読み取１）、そののち通信要求バイ
トを”０″にリセットする。
言い換えると、両プロセッサ回路１０ａ、１０ｂは、常
時自分の通信用ランダムアクセスメモリ６ａ。
時自分の通信用ランダムアクセスメモリ６ａ。
６ｂの通信要求バイトを読み取１）、通信要求があった
かどうかを見ている。
かどうかを見ている。
なお、２個以上のプロセッサ回路が存在する場合は、通
信コマンド・データに発信元情報を付加しておくように
することが望ましく、また、各プロセッサ回路内部の通
信用ランダムアクセスメモリが、異なるメモリ空間とな
るように共有バスデコード回路の可変デコードでアドレ
スを定めておくことは勿論である。
信コマンド・データに発信元情報を付加しておくように
することが望ましく、また、各プロセッサ回路内部の通
信用ランダムアクセスメモリが、異なるメモリ空間とな
るように共有バスデコード回路の可変デコードでアドレ
スを定めておくことは勿論である。
以上説明したように本発明は、プロセッサ回路に、共有
バスと該プロセッサ回路の内部バスとの双方からアクセ
スできる通信用のランダムアクセスメモリを設けること
によって、マルチプロセッサシステムのハードウェアを
簡単化できると共に、共有バスの使用頻度を少なくして
、複数のプロセッサ間の通信を行なえる効果がある。
バスと該プロセッサ回路の内部バスとの双方からアクセ
スできる通信用のランダムアクセスメモリを設けること
によって、マルチプロセッサシステムのハードウェアを
簡単化できると共に、共有バスの使用頻度を少なくして
、複数のプロセッサ間の通信を行なえる効果がある。
第１図は本発明による一実施例を示すブロック図、第２
図は従来例を示すブロック図である。 １・・・・・・・・・・・・・・・・・・共有ハス、２
ａ、２ｂ・・・・・・内部バス、 ３ ａ 、 ３ ｂ−・・・・−ＣＰＵ、４ａ、４ｂ・
・・・・・内部メモリ。 ５ａ、５ｂ・・・・・・パスバッファ、６ａ、６ｂ・・
・・・・通信用ランダムアクセスメモリ７ａ、７ｂ・・
・・・・共有パスデコード回路、８ａ、８ｂ・・・・・
・内部パスデコード回路、９ａ、９ｂ・・・・・・デュ
アルポートランダムアクセスメモリ。 １０ａ、１０ｂ・・・・・・・・・プロセッサ回路。
図は従来例を示すブロック図である。 １・・・・・・・・・・・・・・・・・・共有ハス、２
ａ、２ｂ・・・・・・内部バス、 ３ ａ 、 ３ ｂ−・・・・−ＣＰＵ、４ａ、４ｂ・
・・・・・内部メモリ。 ５ａ、５ｂ・・・・・・パスバッファ、６ａ、６ｂ・・
・・・・通信用ランダムアクセスメモリ７ａ、７ｂ・・
・・・・共有パスデコード回路、８ａ、８ｂ・・・・・
・内部パスデコード回路、９ａ、９ｂ・・・・・・デュ
アルポートランダムアクセスメモリ。 １０ａ、１０ｂ・・・・・・・・・プロセッサ回路。
Claims (1)
- 【特許請求の範囲】 １）、中央処理ユニットならびにその周辺回路からなる
プロセッサ回路において、 該プロセッサ回路の内部に配設されて、当該プロセッサ
回路が接続される外部の共有バスと当該プロセッサ回路
の内部バスとの双方に接続される通信用のランダムアク
セスメモリを、備えていることを特徴とするプロセッサ
回路。 ２）、前記の通信用ランダムアクセスメモリが、少なく
とも前記共有バスからのアクセス時のアドレスを可変に
できるデコード回路を有することを特徴とする、前記特
許請求第１項に記載のプロセッサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275942A JPS63128464A (ja) | 1986-11-18 | 1986-11-18 | プロセツサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275942A JPS63128464A (ja) | 1986-11-18 | 1986-11-18 | プロセツサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63128464A true JPS63128464A (ja) | 1988-06-01 |
Family
ID=17562576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275942A Pending JPS63128464A (ja) | 1986-11-18 | 1986-11-18 | プロセツサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63128464A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418938A (en) * | 1991-12-27 | 1995-05-23 | Fujitsu Limited | Data management system having CPUs to each other via dual-port memory |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS585133B2 (ja) * | 1979-05-24 | 1983-01-29 | 出張 宣明 | クリツパ− |
| JPS6073766A (ja) * | 1983-09-29 | 1985-04-25 | Meidensha Electric Mfg Co Ltd | Ｃｐｕ間の情報交換装置 |
| JPS619738A (ja) * | 1984-06-26 | 1986-01-17 | Fuji Electric Co Ltd | アドレスマツピング方式 |
| JPS61211759A (ja) * | 1985-03-16 | 1986-09-19 | Meidensha Electric Mfg Co Ltd | マルチｃｐｕシステムにおける２ポ−トメモリ制御回路 |
-
1986
- 1986-11-18 JP JP61275942A patent/JPS63128464A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS585133B2 (ja) * | 1979-05-24 | 1983-01-29 | 出張 宣明 | クリツパ− |
| JPS6073766A (ja) * | 1983-09-29 | 1985-04-25 | Meidensha Electric Mfg Co Ltd | Ｃｐｕ間の情報交換装置 |
| JPS619738A (ja) * | 1984-06-26 | 1986-01-17 | Fuji Electric Co Ltd | アドレスマツピング方式 |
| JPS61211759A (ja) * | 1985-03-16 | 1986-09-19 | Meidensha Electric Mfg Co Ltd | マルチｃｐｕシステムにおける２ポ−トメモリ制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418938A (en) * | 1991-12-27 | 1995-05-23 | Fujitsu Limited | Data management system having CPUs to each other via dual-port memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7565461B2 (en) | Switch/network adapter port coupling a reconfigurable processing element to one or more microprocessors for use with interleaved memory controllers | |
| JPS6126103B2 (ja) | ||
| US20030126381A1 (en) | Low latency lock for multiprocessor computer system | |
| US7007126B2 (en) | Accessing a primary bus messaging unit from a secondary bus through a PCI bridge | |
| KR950010529B1 (ko) | 프로세서간 통신을 위한 메모리 공유 장치 | |
| US7197575B2 (en) | Switch/network adapter port coupling a reconfigurable processing element to one or more microprocessors for use with interleaved memory controllers | |
| JPS6113629B2 (ja) | ||
| JPS63128464A (ja) | プロセツサ回路 | |
| JPH07271654A (ja) | コントローラ | |
| JPS63201758A (ja) | プロセツサ回路 | |
| JPH01291343A (ja) | メモリ管理装置 | |
| JPS63142455A (ja) | 半導体記憶装置 | |
| JPH04140873A (ja) | マイクロプロセッサーシステム | |
| JPS6379161A (ja) | 半導体記憶装置 | |
| JPH01154272A (ja) | マルチプロセッサ装置 | |
| JP2973227B2 (ja) | 排他制御命令実行方法 | |
| JPH10254767A (ja) | メモリ制御装置及び該メモリ制御装置によるメモリシステム | |
| JPH04359350A (ja) | ワークステーション統合手段用のレジスタ制御装置 | |
| JPS6370994A (ja) | 半導体集積回路装置 | |
| JPS63305447A (ja) | メモリアクセス制御回路 | |
| JPS63155351A (ja) | マルチプロセツサシステム | |
| JPS633358A (ja) | マルチプロセサ | |
| JPH05250333A (ja) | マイクロプロセッサ | |
| JPS6235956A (ja) | マルチバス変換装置 | |
| JPH08129523A (ja) | 計算機システム |