JPS619738A - アドレスマツピング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶装置ヘアドレスを割付けるための方式に係
シ、特にプロセッサと記憶装置とからなるプロセッサユ
ニットを共通バスを介して複数個接続して構成したマル
チプロセッサシステムにおける、各プロセッサユニット
の記憶装置ヘアドレスを割付けるためのアドレスマツピ
ング方式に関するものである。

この種のマルチプロセッサシステムにおいては、任意の
プロセッサユニットのプロセッサが自プロセッサユニッ
ト内にある記憶装置にアクセスできることは勿論、他の
任意のプロセッサユニツ）Ｆ３の記憶装置にも機械語命
令でアクセスでムることを要求される場合がある。この
ようガ場合には、１個のプロセッサのアドレスを開門で
、自プロセッサユニット円にある記憶装置と他のプロセ
ッサユニット内にあるすべての記憶装置とに対して、重
な）を生じないようにアドレスを割付ける必要がある。

本発明のアドレスマツピング方式は、このような場合の
記憶装置へのアドレス割付けを対象としているものであ
る。

〔従来の技術〕

このような要求金満たすためのアドレス割付は方式とし
て、従来、各プロセッサのアドレス空間における共通の
固定部分を谷プロセッサユニット内の記憶装置に割付け
、プロセッサのアドレス空間の残シの部分に上述の固定
部分と同じ大きさで他のプロセッサユニットの記憶装置
のアドレスを均等にマツピングする方式が知られている
。

第３図はプロセッサが出力するアドレスのビット構成例
を示したものであって、１で示されるプロセッサのアド
レス信号において、上位ビットフィールド２には１から
始まるプロセッサユニットの番号が割付けられ、下位ビ
ットフィールド３には当該プロセッサユニット内の記憶
装置のＯから始まる相対アドレスが割付けられていて、
プロセッサユニットの番号を表わすビットフィールドが
０の場合にはそのプロセッサと同じプロセッサユニット
内にある記憶装置を選択し、それ以外の場合はプロセッ
サユニットの番号で示されるプロセッサユニット内にあ
る記憶装置を選択するように構成されている。

第４図はアドレスのビットフィールドを第３図のように
構成した場合の各プロセッサのアドレス空間における、
各プロセッサユニットの記憶装置のアドレスのマツピン
グを例示したものである。

同図において、１１は自プロセッサユニット内の記憶装
置の領域を示し、アドレス０〜Ｎに割当てられている。

１２−１〜１２−ｎはそれぞれ番号１〜ｎのプロセッサ
円の記憶装置の領域全示し、それぞれアドレスＮ−２＊
Ｎないしｎ＊Ｎ−（ｎ＋１）＊Ｎに割当てられている。

第５図は従来のアドレス割付は方式をとったマルチプロ
セッサシステムの構成例を示したものである。同図にお
いて、１ａ〜ＩＣはそれぞれプロセッサユニットであっ
て、共通バス２にそれぞれ接続されている。各プロセッ
サユニッ）　ｌａ〜１ｃにおいて、３ａ〜３ｃはプロセ
ッサ、４ａ〜４ｃは記憶装置、５ａ〜５Ｃはバススイッ
チ、６ａ〜６ｃｉｄレジスタ、７ａ〜７ｃ　＋　８ａ〜
８ｃは比較回路であって、各添字ａ　−Ｃはそれぞれプ
ロセッサユニット１ａ〜ＩＣに対応している。

各プロセッサユニット１ａ〜１ｃにおいて、バスイツチ
５ａ〜５Ｃは共通バス２．プロセッサ３ａ〜３・、記憶
装置４ａ〜４ｃの間にあって、各プロセッサユニットご
とにプロセッサー記憶装置、プロセッサー共通バスおよ
び共通バス−記憶装置のいずれかの接続を選択的に行う
ことができ、これによってプロセッサと記憶装置との結
合全１自プロセツサユニツト内では直接行うとともに、
他のプロセッサユニットとの間では共通バス全弁して行
うことができるようになっている。レジスタ６ａ〜６Ｃ
はそれぞれの属するプロセッサユニットに付されたプロ
セッサユニット番号を記憶するレジスタであって、その
出力はそれぞれ比較回路７ａ〜７Ｃに入力されており、
比較回路７ａ〜７Ｃは共通バス２から与えられたアドレ
スの上位ビットフィールドの値とレジスタ６ａ〜６Ｃの
内容とを比較して、値が一致していれば共通バス２と記
憶装置４ａ〜４Ｃとｔ結合するようにバススイッチ５ａ
〜５Ｃに指令を与える。また比較回路８ａｘ８ｃは、プ
ロセッサ３ａ〜３Ｃから出力されるアドレスの上位ビッ
トフィールドの値が０であるか否かを判定して、値が０
であれば自フ“ロセツサユニット内のプロセッサと記憶
装置とを結合するようにバススイッチ５ａ〜５Ｃに指令
を与え、値が０でなければ、プロセッサ３ａ〜３ｃと共
通バス２とを結合するようにバススイッチ５ａ〜５Ｃに
指令を与える。

いまプロセッサユニット１ａのプロセッサ３ａが記憶装
置ｔアクセスしようとしてアドレス全出力すると、比較
回路８ａは出力されたアドレスの上位ビットフィールド
の内容が０であるか否かを判定する。判定結果、値がＯ
であったときは、バススイッチ５ａは比較回路８ａの指
令に基づいてプロセッサ３ａと記憶装置４ａとを結合し
て、プロセッサ３ａが出力したアドレス信号の下位ビッ
トフィールドを記憶装置４ａに与える。従ってプロセッ
サ３ａは記憶装置４　ａの所定のアドレスのデータにア
クセスすることができる。

一方、比較回路８ａにおける判定の結果、値が０でなか
ったときは、バススイッチ５ａは比較回路８ａの指令に
基づいてプロセッサ３ａと共通バス２とを結合して、プ
ロセッサ３ａが出力したアドレス信号の全ビットを共通
バスに出力する。共通バス２に出力されたアドレス信号
は、プロセッサユニットｌｂ、ｌｃの比較回路７ｂ、７
ｃに同時に入力される。比較回路７ｂ、７ｃは、それぞ
れレジスタ６ｂ、６ｃの内容とアドレス信号の上位ビッ
トフィールドの内容とを比較する。いま比較回路７ｂで
は値が一致し、比較回路７Ｃでは値が一致しなかったと
きは、プロセッサユニット１６のバススイッチ５ｂは比
較回路７ｂの指令に基づいて共通バス２と記憶回路４ｂ
とを結合する。これによって共通バス２に出力されてい
るアドレス信号の下位ビットフィールドが記憶装置４ｂ
に与えられ、従ってプロセッサ３ａは、バススイッチ５
ａ　、共通バス２およびバススイッチ５ｂを介して、記
憶装置４ｂの所定のアドレスのデータにアクセスするこ
とができる。比較回路７Ｃで比較結果、値が一致しなか
ったプロセッサユニットＩＣのバススイッチ５Ｃは、バ
ス切替えを行わない。

第５図に示されたアドレス割付は方式では、プロセッサ
ユニットに実装可能な記憶装置の容量は、実際にシステ
ム内にあるプロセッサユニットの数によって定まるので
はなくて、記憶装置内相対アドレスに割付けられたアド
レス信号のビットフィールドのビット数、すなわちプロ
セッサのアドレス空間を接続可能な最大のプロセッサユ
ニット数に１を加えた値で割算した結果の大きさによっ
て定まる。従ってアドレス信号のビットフィールド割付
けが固定されたハードウェアでは、プロセッサユニット
の数が少くてプロセッサユニット当シの記憶装置の容量
が大きいマルチプロセッサシステムと、プロセッサシス
テムの数が多くてプロセッサユニット当シの記憶装置の
容量が小さいマルチプロセッサシステムとの両者に対し
て、同一のハードウェアを適用することは困難であった
。

また上記の困難を解決するために、アドレス信号のビッ
トフィールドの割付けを可変にするようなハードウェア
を考えることもできるが、この場合はハードウェア量の
増大を伴うことが避けられないという問題がある。

〔発明が解決しようとする問題点〕

本発明のアドレスマツピング方式は、接続されるプロセ
ッサの数やプロセッサユニットに実装する必要がちる記
憶装置の容量が変化した場合でも、各プロセッサのアド
レス空間に効率よく他のプロセッサユニットの記憶装置
のアドレスをマツピングすることができる方式を提供し
ようとするものである。

〔問題点を解決するための手段〕

本発明のアドレスマツピング方式は、プロセッサと記憶
装置とからなるプロセッサユニットヲ共通バスを介して
複数個接続してなるマルチプロセッサシステムにおいて
、各プロセッサユニットのプロセッサのアドレス空間に
、自プロセッサユニットと他のプロセッサユニット内に
あるすべての記憶装置のアドレスをマツピングして、任
意のプロセッサが他のプロセッサユニッ）７の記憶装置
にアクセスする際に、プロセッサが出力したアドレスが
各プロセッサに共通なある固定的な値以下の場合には、
自プロセッサユニット内の記憶装置にアクセスし、また
アドレスが上記の値よシ大きい場合には、共通バスを経
由して他のプロセッサユニットへアドレスを送出し、他
のプロセッサユニットでは、共通バス上のアドレスの値
が自ユニット内にある記憶装置がマツピングされている
アドレスの範囲内にあるか否かをチェックして、その範
囲内に入っている場合には共通バス上のアドレスを自ユ
ニツ）１７’３の記憶装置における０から始まる相対ア
ドレスに変換してその記憶装置にアドレスとして与える
ようにして、各プロセッサが共通バスを介して他のプロ
セッサユニット円の記憶装置にアクセスできるようにし
たものである。

〔作用〕

本発明のアドレスマツピング方式においては、プロセッ
サのアドレス空間のうち他のプロセッサユニットの記憶
装置のアドレスを割付ける領域に、各プロセッサユニッ
トに実装されている記憶装置の容量に応じた大きさでそ
れぞれの記憶装置のアドレスをマツピングすることが可
能であシ、プロセッサのアドレス空間に固定的に割付け
る自プロセッサユニット内の記憶装置の領域を大きくし
て、実装可能な記憶装置の容量を、プロセッサのアドレ
ス空間を接続可能なプロセッサユニット数に１を加えた
値で割ったものよシも大きくなるようにしても、全プロ
セッサユニット内の記憶装置の総容量がプロセッサのア
ドレス空間のうちの他のプロセッサユニットの記憶装置
のアドレスを創刊ける領域の大きさを超えなければ、全
プロセッサユニット内の記憶装置を任意のプロセッサの
アドレス空間ヘマツピングすることができる。従って本
発明によれば、マルチプロセッサシステムに接続するプ
ロセッサユニットの数およびプロセッサユニットに実装
する記憶装置の容量に対する制限が少くなシ、よシ自由
度の大きいシステムを構成することができるようになる
。

〔実施例〕

第１図は本発明のアドレスマツピング方式の一実施例の
構成を示したものである。同図において、第５図におけ
ると同じ部分は同じ番号で示されておシ、９ａ〜９Ｃは
レジスタ、１０ａ〜１０ｃはアドレス比較回路、１１ａ
〜ｌｉｅはアドレス変換回路であって、これらにおいて
添字ａ　−Ｃはそれぞれプロセッサ二二ツ）　ｌａ〜Ｉ
Ｃに対応している。

各プロセッサユニツ）　ｌａ〜ＩＣにおいて、プロセッ
サ３ａ〜３ｃ　、記憶装置４ａ〜４ｃ　を共通バス２と
はバススイッチ５ａ〜５Ｃを介して各１０セツサユニツ
トごとに、プロセッサー記憶装置、プロセッサー共通バ
スおよび共通バス−記憶装置のいずれかの接続を選択的
に行うことができ、これによってプロセッサと記憶装置
との結合を、自プロセッサユニット内では直接行うとと
もに、他のプロセッサユニットとの間では共通バスを介
して行うことができるようになっている点は、第５図の
場合と同様でちる。

レジスタ６ａ〜６Ｃは、それぞれプロセッサユニツ）　
ｌａ〜１ｃにおける記憶装置４ａ〜４Ｃがマツピングさ
れているプロでツサのアドレス空間の領域の先頭アドレ
スを記憶し、レジスタ９ａ〜９Ｃは上記領域の最終アド
レスをそれぞれ記憶している。　・アドレス比較回路１
０ａ〜１０ｃは共通バス２から与えられたアドレスの値
と、レジスタ６ａ〜６Ｃおよびレジスタ９ａ〜９Ｃの内
容を比較して、共通バス２から与えられたアドレスの値
がＶジスタロミル６Ｃの内容と、レジスタ９３〜９Ｃの
内容とで指定される領域の範囲内にあれば、パススイッ
チ５ａ〜５Ｃに指令を与えて共通バスと記憶装置４ａ〜
４Ｃとを結合させ、この領域の範囲内になければ、上述
の指令を与えない。アドレス変換回路１１８〜ｌｉｅは
、共通バス２から与えられたアドレスの値からレジスタ
６ａ〜６Ｃの内容を引き算して、プロセッサユニツ）　
ｌａ〜ＩＣにおける記憶装置４ａ〜４ｃ　ｐ’９の０か
ら始まる相対アドレスに変換する。

また比較回路８ａ〜８Ｃは、プロセッサ３ａ〜３Ｃから
出力されるアドレスのイ直がハードウェアで固定された
ある値よシ小さい場合には、バススイッチ５ａ〜５Ｃに
指令を与えて同一ノロセツサユニット円のプロセッサ３
ａ〜３Ｃと記憶装置４ａ〜４Ｃとを結合させ、その値よ
シ小さくない場合には、バススイッチ５ａ〜５Ｃに指令
を与えてプロセッサ３ａ〜３Ｃと共通バス２とを結合さ
せる。

第２図は本発明のアドレスマツピング方式ニよった場合
の、プロセッサのアドレス空間における各１０セツサユ
ニツトの記憶装置のマツピングを例示したものである。

同図において２１〜２３はそれぞれプロセッサユニット
１ａ〜ＩＣのプロセッサのアドレス空間を示している。

また２４〜２６はそれぞれフーロセツサユニット１〜３
の記憶装置がマツピングされた領域を示し、それぞれア
ドレスＮ−Ｎ＋Ｍ＋　　、　　Ｎ＋Ｍｔ〜Ｎ＋Ｍ１＋Ｍ
２　　、　　Ｎ＋Ｍ１　＋Ｍ２〜Ｎ＋Ｍ１＋Ｍ２＋Ｍａ
に割当てられている。各アドレス空間２１〜２３におい
て、アドレス０〜Ｎはそれぞれ自プロセッサユニットの
記憶装置がマツピングされた領域がみえる範囲を示し、
アドレスθ〜Ｎに固定的に割当てられている。例えばア
ドレス空間２１において、ハツチングを施したアドレス
０−Ｍｘの部分は実装されている記憶装置の領域を示し
、領域２４（アドレスＮ　７　Ｎ＋Ｍ１　）に対応して
いる。他のアドレス空間２２　、２３についても同様で
ある。

いまプロセッサユニットｌａにおけるプロセッサ３ａが
記憶装置にアクセスしようとしてアドレスを出力すると
、比較回路８ａにおいてアドレスの値がハードウェアの
固定値Ｎと比較されて、アドレスの値が固定値Ｎよシも
小さければ比較回路８ａはバススイッチ５ａに指令を与
えて、プロセッサ３ａと記憶装置４ａとを結合させる。

　これによってプロセッサ３ａが出力したアドレス信号
が記憶装置４ａに与えられ、プロセッサ３ａは記憶装置
４ａの所定のアドレスのデータにアクセスすることがで
きる。

一方、比較回路８ａで比較した結果、アドレスの値が上
述の固定値Ｎ以上であったときは、比較回路８ａはバス
スイッチ５ａの指令を与えてプロセッサ３ａを共通バス
２に結合させ、これによってプロセッサ３ａが出力した
アドレス信号が共通バス２に出力される。共通バス２に
出力されたアドレス信号は、プロセッサユニットｌｂ　
、　ｌｃのアドレス比較回路ｉｏｂ・１０ｃに同時に入
力される。アドレス比較回路１０ｂ　、　１０ｃは入力
されたアドレス信号の値がそれぞれレジスタ６ｂ、６ｃ
の内容Ｎ＋Ｍｉ　、Ｎ＋Ｍｘ＋Ｍ２とレジスタ９ｂ′、
９ｃの内容Ｎ＋Ｍ１＋Ｍｚ　　１　、　Ｎ＋Ｍｔ＋Ｍ２
＋Ｍｓ−１とによって指定された領域の範囲内にあるか
否かを判定する。

いま、アドレス比較回路８ｂでは、アドレス信号の値が
レジスタ６ｂとレジスタ９ｂとで指定される領域の範囲
内にあると判定し、アドレス比較回路１０ｃではアドレ
ス信号の値がレジスタ６Ｃとレジスタ９ｃとで比較され
る領域の範囲内にないと判定した場合の動作を例にとっ
て、以下に説明する。

プロセッサユニツ）ｌｂにおけるバススイッチ５ｂは、
アドレス比較回路１０ｂの指令に基づいて共通バス２と
記憶回路４ｂとを結合する。記憶装置４ｂでは実装され
ている領域はアドレスθ〜Ｍ２であるのでアドレス変換
回路１１ｂによってプロセッサ３ａから出力されたアド
レス信号よシレジスタ６ｂ同のアドレスＮ　＋　Ｍ　ｌ
を減算してアドレス０〜Ｍ２をアクセスできるようなア
ドレスに変換されたアドレス信号を記憶回路４ｂに与え
る。これによってプロセッサ３ａは、バススイッチ５ａ
、共通バス２．およびバススイッチ５ｂを介して、記憶
装置４ｂの所定アドレスのデータにアクセスすることが
できる。なお比較の結果、アドレス信号の値が上記の領
域内にないと判定されたときは、判定したプロセッサユ
ニット例えばＩＣはバススイッチ５Ｃに指令を与えず、
従ってプロセッサユニツ）　ｌｃのバススイッチ５Ｃは
バスの切替えを行わない。

逆に共通バス２上のアドレス信号の値が、プロセッサユ
ニツ）ｌｂでは所定の領域の範囲外にｓｂ、プロセッサ
ユニツ）ｌｃでは所定の領域の範囲内にある場合におい
ては、上述の説明と同様にして、プロセッサユニットＩ
Ｃにおいてバスの切替えが行われる。また共通バス２上
のアドレス信号の値が、プロセッサユニツ）　ｌｂとＩ
Ｃの両方でそれぞれの領域の範囲内にあると判定される
ようなアドレスのマツピング、すなわちレジスタ６ｂ、
６ｃおよび９ｂ。

９Ｃの値の設定を行ってはならないことは、言うまでも
ない。

なお上記実施例では、比較回路ｉｏａ〜１０ｃおよび８
ａ〜８ｃ、　レジスタ６ａ〜６ｃ、９ａ〜９ｃはすべて
プロセッサのアドレス空間と同じビット長を有するもの
としたが、ハードウェア量を少くするために、プロセッ
サのアドレスのある上位ビットフィールドのみを比較の
対象とするようにしてもよく、この場合はアドレスを割
当てる領域の先頭アドレスと領域の大きさに制限を設け
なければならないが、従来の方法よシは効率的なアドレ
スのマツピングを行うことが可能である。

〔発明の効果〕

以上説明したように本発明のアドレスマツピング方式に
よれば、プロセッサと記憶装置とからなるプロセッサユ
ニットを共通バスを介して複数個接続してなるマルチプ
ロセッサシステムにおいて、各プロセッサユニットのプ
ロセッサのアドレス空間に、自プロセッサユニットと他
のプロセッサユニット内にあるすべての記憶装置のアド
レスをマツピングして、各プロセッサがそれぞれ自ン”
ロセツサのみならず他のプロセッサユニット内の記憶装
置にもアクセスできるようにするとともに、プロセッサ
のアドレス空間の同定の領域を自プロセッサユニット内
の記憶装置のアドレスとして割当て、アドレス空間の残
シの部分に他のプロセッサユニットの記憶装置のアドレ
ス領域をそれぞれの記憶装置の実際の容量に応じて割当
てるようにしたので、各７°ロセツサユニツトに実装す
る記憶装置の容量が上述の固定領域の大きさを超えず、
かつ７″ロセツサユニツトの記憶装置の総容量がプロセ
ッサのアドレス空間の上述の残シの部分の大きさを超え
なければ、接続するプロセッサユニットの数や谷フ゛ロ
セツサユニットに実装する記憶装置の容量が変化しても
、プロセッサのアドレス空間に有効に他プロセツサユニ
ットの記憶装置のアドレスをマツピングすることができ
る。

本発明のアドレスマツピング方式によれば、マルチプロ
セッサシステムに接続するプロセッサユニットの数およ
びプロセッサユニットに実装する記憶装置の容量に対す
る制限が少くなシ、よ多自由度の大きいシステムを構成
することが可能になる。

【図面の簡単な説明】

第１図は本発明のアドレスマツピング方式の一実施例を
示す図、第２図は本発明方式によった場合のプロセッサ
のアドレス空間における各プロセッサユニットの記憶装
置のマツピングを例示した図、第３図はプロセッサが出
力するアドレスのビット構成例を示す図、第４図はアド
レスのビットフィールドを第３図のように構成した場合
の谷プロセッサのアドレス空間における、各プロセッサ
ユニットの記憶装置のアドレスのマツピングラ例示した
図、第５図は従来のアドレス割付は方式をとったマルチ
プロセッサシステムの構成例を示す図である凸 １ａ〜１ｃ：プロセッサユニット、２：共通バス、３ａ
〜３ｃ：プロセッサ、４ａ〜４ｃ：記憶装置、５ａ〜５
Ｃ：バススイッチ、６８〜６Ｃ：レジスタ、７ａ〜７Ｃ
：比較回路、８ａ〜８Ｃ：比較回路、９ａ〜９ｃ：レジ
スタ、１０ａ〜１０Ｃニアドレス比較回路、１１ａ〜ｌ
ｌｃ　ニアドレス変換回路、２１〜２３ニアドレス空間
。 特許出願人　富士電機製造株式会社　（外１名）代理人
弁理士　玉　蟲　久　五　部　（外２名）第２図 ２６：３ ３　：　下イ立ヒツトフィールド 第４０

Claims (1)

【特許請求の範囲】
1. プロセッサと記憶装置とからなるプロセッサユニットを
   共通バスを介して複数個接続してなるマルチプロセッサ
   システムにおいて、記憶装置とプロセッサ、プロセッサ
   と共通バス、共通バスと記憶装置との接続を切替えて行
   うスイッチ装置をそれぞれのプロセッサユニットに設け
   て各プロセッサが同一プロセッサユニット内の記憶装置
   と他のプロセッサユニット内の記憶装置とに任意にアク
   セスできるように構成し、該各スイッチ装置はその属す
   るプロセッサユニット内のプロセッサが出力したアドレ
   スが予め各プロセッサユニットに共通に定められた値の
   範囲内であるときは自プロセッサユニット内の記憶装置
   にプロセッサを接続して該記憶装置にアドレスを送出す
   るとともに、アドレスが前記範囲内でないときはプロセ
   ッサを共通バスに接続して共通バスにアドレスを送出し
   、他のプロセッサユニットでは共通バス上に出力された
   アドレスがプロセッサユニットごとにその記憶装置の容
   量に応じて定められた値の範囲内のときそのスイッチ装
   置によって共通バスと記憶装置とを結合し、かつ共通バ
   ス上のアドレスを記憶装置内のアドレスに変換して前記
   アドレスを出力したプロセッサが共通バスからその記憶
   装置にアクセスできるようにしたことを特徴とするアド
   レスマッピング方式。