JPH03137744A - メモリ管理方式 - Google Patents
メモリ管理方式Info
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- JPH03137744A JPH03137744A JP1274967A JP27496789A JPH03137744A JP H03137744 A JPH03137744 A JP H03137744A JP 1274967 A JP1274967 A JP 1274967A JP 27496789 A JP27496789 A JP 27496789A JP H03137744 A JPH03137744 A JP H03137744A
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- cpu
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- 238000007726 management method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、特にパーソナルコンピュータに用いて好適
なメモリ管理方式に関する。
なメモリ管理方式に関する。
（従来の技術）
パーソナルコンピュータで使用されている、ＣＰＵが管
理するアドレス空間は、システムメモリとしてのＲＡＭ
領域、ＢｉＯ２（基本人出カシステム）等のＲＯＭ領域
、表示ＲＡ Ｍ領域、増設メモリなどを配置するために
外部に解放されている領域、等から成る。代表的なメモ
リマツプを第３図に示す。ここでＯｈ〜９ＦＦＦＦｈ
（末尾のｈは１６進表現であることを示す）まではシス
テムメモリであり、ＲＡＭが配置されている。
理するアドレス空間は、システムメモリとしてのＲＡＭ
領域、ＢｉＯ２（基本人出カシステム）等のＲＯＭ領域
、表示ＲＡ Ｍ領域、増設メモリなどを配置するために
外部に解放されている領域、等から成る。代表的なメモ
リマツプを第３図に示す。ここでＯｈ〜９ＦＦＦＦｈ
（末尾のｈは１６進表現であることを示す）まではシス
テムメモリであり、ＲＡＭが配置されている。
ＡＯＯＯＯｈ−ＢＦＦＦＦｈまでは表示ＲＡ Ｍ領域で
あり、システムメモリとは独立した表示回路の管理する
専用のＲＡＭが配置される。
あり、システムメモリとは独立した表示回路の管理する
専用のＲＡＭが配置される。
Ｃ００００ｈ−Ｅ Ｆ Ｆ Ｆ Ｆ ｈまでは、拡張Ｒ
ＯＭや周辺機器とのインタフェースなどで使用できるよ
うに、外部に解放されている。ＦＯＯＯＯｈ〜ＦＦＦＦ
Ｆｈまでは、ＢｉＯ２−ＲＯＭ領域である。更に１００
０００ｈ以降の領域には、増設メモリなどを配置するこ
とができる。
ＯＭや周辺機器とのインタフェースなどで使用できるよ
うに、外部に解放されている。ＦＯＯＯＯｈ〜ＦＦＦＦ
Ｆｈまでは、ＢｉＯ２−ＲＯＭ領域である。更に１００
０００ｈ以降の領域には、増設メモリなどを配置するこ
とができる。
ところで、近年ＲＡ Ｍ素子は大容量化が進み、ＩＭ（
メガ）ビットのｄＲＡＭ（ダイナミックＲＡＭ）や、そ
れ以上のメモリ８全を持っｄＲＡＭが用いられるように
なった。例えばＩＭビットｄＲＡＭを用いれば、８個で
ＩＭＢ（メガバイト）のメモリ空間を構築できる。
メガ）ビットのｄＲＡＭ（ダイナミックＲＡＭ）や、そ
れ以上のメモリ８全を持っｄＲＡＭが用いられるように
なった。例えばＩＭビットｄＲＡＭを用いれば、８個で
ＩＭＢ（メガバイト）のメモリ空間を構築できる。
ここで、前述のメモリマツプの内０〜
９ＦＦＦＦｈまでのシステムメモリをＩＭビットｄＲＡ
Ｍを用いて構成しようとすると、ＡＯＯＯＯｈ〜ＦＦＦ
ＦＦｈまでの３８４ＫＢ分のメモリが余ってしまう。通
常この余ったメモリ空間を有効に利用するために、アド
レスデコード条件を制御することによって１０００００
ｈ以上に再配置することになるが、１０００００ｈ以上
の空間には増設メモリなどが配置されることもあるので
、その領域と重ならないような制御も必要となる。
Ｍを用いて構成しようとすると、ＡＯＯＯＯｈ〜ＦＦＦ
ＦＦｈまでの３８４ＫＢ分のメモリが余ってしまう。通
常この余ったメモリ空間を有効に利用するために、アド
レスデコード条件を制御することによって１０００００
ｈ以上に再配置することになるが、１０００００ｈ以上
の空間には増設メモリなどが配置されることもあるので
、その領域と重ならないような制御も必要となる。
従来、この再配置するメモリのアドレス制御は、増設メ
モリ容量などとの組合せを限定することにより、いくつ
かの組合せから選ぶ、ハードウェア固定のアドレス制御
であった。
モリ容量などとの組合せを限定することにより、いくつ
かの組合せから選ぶ、ハードウェア固定のアドレス制御
であった。
（発明が解決しようとする課題）
上記従来例によれば、再配置メモリの取り得るアドレス
は、ハードウェアにより用意された、いくつかの固定ア
ドレスのため、限定された組合せしか取れない。それら
は増設メモリの構成にも制約を与え、ある決まった組合
せの増設方法しか取れないことになる。もし将来、新し
い容量のメモリができた場合でも、あらかじめそのこと
がハードウェアに考慮されていないので、それを増設メ
モリとして使うことはできない。
は、ハードウェアにより用意された、いくつかの固定ア
ドレスのため、限定された組合せしか取れない。それら
は増設メモリの構成にも制約を与え、ある決まった組合
せの増設方法しか取れないことになる。もし将来、新し
い容量のメモリができた場合でも、あらかじめそのこと
がハードウェアに考慮されていないので、それを増設メ
モリとして使うことはできない。
システムメモリの容量を可変できるようにしたい場合、
例えばＯｈ〜７ＦＦＦＦｈまでをシステムメモリとした
い場合、５１２ＫＢ（キロバイト）分のメモリが余るが
、このとき新たに増えた１２８ＫＢ （５１２ＫＢ−３
８４ＫＢ）のアドレス制御を前記ハードウェアに委ねな
ければならない。更にメモリ構成やメモリ配置の自由度
を高めると、それに伴ってハードウェアの構成が複雑に
なる。言い替えれば、あらかじめハードウェアにより決
まっている組合わせの中からしか選択できないことにな
る。
例えばＯｈ〜７ＦＦＦＦｈまでをシステムメモリとした
い場合、５１２ＫＢ（キロバイト）分のメモリが余るが
、このとき新たに増えた１２８ＫＢ （５１２ＫＢ−３
８４ＫＢ）のアドレス制御を前記ハードウェアに委ねな
ければならない。更にメモリ構成やメモリ配置の自由度
を高めると、それに伴ってハードウェアの構成が複雑に
なる。言い替えれば、あらかじめハードウェアにより決
まっている組合わせの中からしか選択できないことにな
る。
この発明は上記事情に鑑みてなされたものであり、上記
問題を簡単なロジックを付加することにより解消できる
メモリ管理方式を提供することを目的とする。
問題を簡単なロジックを付加することにより解消できる
メモリ管理方式を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、システムＲＡＭの持つ一連のメモリ空間を複
数のブロックに分離し、この各ブロック毎に任意の値が
設定されるレジスタを設け、この各レジスタに設定され
る値によってＣＰＵアドレス空間の任意の領域にそのブ
ロックのメモリ空間を配置することを特徴とする。
数のブロックに分離し、この各ブロック毎に任意の値が
設定されるレジスタを設け、この各レジスタに設定され
る値によってＣＰＵアドレス空間の任意の領域にそのブ
ロックのメモリ空間を配置することを特徴とする。
（作用）
システムメモリとして用いられるＲＡＭのメモリ空間の
全部または一部をいくつかのブロックに分け、各々のブ
ロック毎にレジスタを持ち、それらのレジスタにそのブ
ロックが配置されるべきアドレスを格納しておくことに
よって、そのブロックをＣＰＵアドレス空間の任意の領
域に配置することができる。
全部または一部をいくつかのブロックに分け、各々のブ
ロック毎にレジスタを持ち、それらのレジスタにそのブ
ロックが配置されるべきアドレスを格納しておくことに
よって、そのブロックをＣＰＵアドレス空間の任意の領
域に配置することができる。
このことにより、メモリの取り得るアドレスは任意であ
るため、増設メモリの構成に制限を与えない。将来の新
しい構成にも対応できる。また、システムメモリの容量
は、レジスタの設定により自由に設定でき、更に、増設
メモリの有効な構成、システムメモリの容量などをあら
かじめ考慮したハードウェアを組む必要がない等の効果
が得られる。
るため、増設メモリの構成に制限を与えない。将来の新
しい構成にも対応できる。また、システムメモリの容量
は、レジスタの設定により自由に設定でき、更に、増設
メモリの有効な構成、システムメモリの容量などをあら
かじめ考慮したハードウェアを組む必要がない等の効果
が得られる。
（実施例）
以下、図面を使用して本発明実施例について説明する。
第１図は本発明の実施例を示すブロック図である。本発
明実施例において、ＲＡＭの容量は１Ｍバイトとし、そ
の前半５１２にバイトはＣＰＵアドレスＯｈ〜７ＦＦＦ
Ｆｈに無条件に割り当て、後半５１２にバイトを６４Ｋ
Ｂ毎の８つのブロック（ブロック８、ブロック９・・・
ブロックＦ）に分けるものとする。図において、符号１
１は各ブロック毎に用意されたレジスタであり、そのブ
ロックを配置したいアドレスが設定される。
明実施例において、ＲＡＭの容量は１Ｍバイトとし、そ
の前半５１２にバイトはＣＰＵアドレスＯｈ〜７ＦＦＦ
Ｆｈに無条件に割り当て、後半５１２にバイトを６４Ｋ
Ｂ毎の８つのブロック（ブロック８、ブロック９・・・
ブロックＦ）に分けるものとする。図において、符号１
１は各ブロック毎に用意されたレジスタであり、そのブ
ロックを配置したいアドレスが設定される。
このレジスタ１１に設定されるアドレスは、ブロックが
６４ＫＢ単位のため、ＣＰＵアドレスのうち下位１６ビ
ツトを除いた上位ビットとなる。尚、ＣＰＵアドレスＯ
ｈ〜７ＦＦＦＦｈは無条件にＲＡＭに割り当てられるの
で、この範囲のアドレス値がレジスタ１１に設定された
場合、そのアドレス値は後述する次段のコンパレータ１
２に対しての比較禁止条件となる。ここで各レジスタ１
１に設定される値は、比較禁止条件の範囲を除いて、レ
ジスタ１１相互間で重複するものであってはならない。
６４ＫＢ単位のため、ＣＰＵアドレスのうち下位１６ビ
ツトを除いた上位ビットとなる。尚、ＣＰＵアドレスＯ
ｈ〜７ＦＦＦＦｈは無条件にＲＡＭに割り当てられるの
で、この範囲のアドレス値がレジスタ１１に設定された
場合、そのアドレス値は後述する次段のコンパレータ１
２に対しての比較禁止条件となる。ここで各レジスタ１
１に設定される値は、比較禁止条件の範囲を除いて、レ
ジスタ１１相互間で重複するものであってはならない。
符号１２は各ブロック毎に用意されたコンパレータであ
り、各レジスタ１１の値とＣＰＵアドレスとを比較し、
一致した場合“１°を出力する。
り、各レジスタ１１の値とＣＰＵアドレスとを比較し、
一致した場合“１°を出力する。
但し、レジスタ１１に比較禁止のアドレス値が設定され
ている場合は、例えその値がＣＰＵアドレスと一致して
もコンパレータ１２の出力は“１゜としない。符号１３
はオア回路であり、コンパレータ１２の何れかの比較結
果が“１”となった場合に“１”を出力して、そのとき
のＣＰＵアドレスに何れかのブロックが割り付けられて
いることを、後述するメモリ制御回路１５に伝える。符
号１４はセレクタであり、何れかのコンパレータ１２の
出力が“１”の場合、メモリアドレス２０ビツト分のう
ちの上位４ビツトを、そのコンパレータ１２に固有のブ
ロックに対応する固定値として出力する。また下位１６
ビツトは、ＣＰＵアドレスの下位１６ビツトがそのまま
出力される。尚、何れのコンパレータ１２の出力も“１
”とならない場合には、ＣＰＵアドレスの下位２０ビツ
トがそのままメモリアドレスとして出力される。
ている場合は、例えその値がＣＰＵアドレスと一致して
もコンパレータ１２の出力は“１゜としない。符号１３
はオア回路であり、コンパレータ１２の何れかの比較結
果が“１”となった場合に“１”を出力して、そのとき
のＣＰＵアドレスに何れかのブロックが割り付けられて
いることを、後述するメモリ制御回路１５に伝える。符
号１４はセレクタであり、何れかのコンパレータ１２の
出力が“１”の場合、メモリアドレス２０ビツト分のう
ちの上位４ビツトを、そのコンパレータ１２に固有のブ
ロックに対応する固定値として出力する。また下位１６
ビツトは、ＣＰＵアドレスの下位１６ビツトがそのまま
出力される。尚、何れのコンパレータ１２の出力も“１
”とならない場合には、ＣＰＵアドレスの下位２０ビツ
トがそのままメモリアドレスとして出力される。
符号１５はメモリ制御回路である。メモリ制御回路１５
はオア回路１３からの入力が“１“の場合、メモリアド
レスによって指定された範囲のＲＡＭアクセスを行う。
はオア回路１３からの入力が“１“の場合、メモリアド
レスによって指定された範囲のＲＡＭアクセスを行う。
但し、ＣＰＵアドレスが０〜７ＦＦＦＦｈの場合には、
オア回路１３からの入力によらず、常にＲＡＭアクセス
を行う。符号１６はＲＡＭであり、メモリ制御回路１５
によって制御され、メモリアドレスによって指定された
Ｒ Ａ Ｍ領域がアクセスされる。
オア回路１３からの入力によらず、常にＲＡＭアクセス
を行う。符号１６はＲＡＭであり、メモリ制御回路１５
によって制御され、メモリアドレスによって指定された
Ｒ Ａ Ｍ領域がアクセスされる。
以下、本発明実施例の動作について説明する。
まず、あらかじめ各ブロック（ブロック８〜ブロツクＦ
）に配置したい領域のアドレスを対応するレジスタ１１
に設定しておく。ＣＰＵがアドレスを発生すると、その
アドレス（ＣＰＵアドレス）と各レジスタ１１の設定値
とが、そのレジスタ１１に対応するコンパレータ１２に
よって比較される。何れかのコンパレータ１２で一致が
検出され、同コンパレータ１２の出力が“１”となると
、ＣＰＵアドレスは、そのブロックに対応するメモリア
ドレスにセレクタ１４によって変換される。
）に配置したい領域のアドレスを対応するレジスタ１１
に設定しておく。ＣＰＵがアドレスを発生すると、その
アドレス（ＣＰＵアドレス）と各レジスタ１１の設定値
とが、そのレジスタ１１に対応するコンパレータ１２に
よって比較される。何れかのコンパレータ１２で一致が
検出され、同コンパレータ１２の出力が“１”となると
、ＣＰＵアドレスは、そのブロックに対応するメモリア
ドレスにセレクタ１４によって変換される。
このときオア回路１３により、メモリ制御回路１５にＲ
Ａ Ｐｖ１アクセスが行われることが通知され、メモリ
制御回路１５はＲＡＭ１６内の、メモリアドレスで指定
されるＲＡＭ領域のアクセスを行う。
Ａ Ｐｖ１アクセスが行われることが通知され、メモリ
制御回路１５はＲＡＭ１６内の、メモリアドレスで指定
されるＲＡＭ領域のアクセスを行う。
一方、何しのコンパレータ１２の比較においても一致が
検出されなかった場合には、セレクタ１４からは、ＣＰ
Ｕアドレスがそのままメモリアドレスとして出力される
が、メモリ制御回路１５が動作しないので、ＲＡＭアク
セスは行われない。これに対し、ＣＰＵアドレスがＯｈ
〜７ＦＦＦＦｈの場合にはコンパレータ１２は作動せず
、したがってその出力は“１”とならず、オア回路１３
の出力も“１”とならないが、メモリ制御回路１５はこ
の入力とは無関係にＲＡ〜１アクセスを行う。
検出されなかった場合には、セレクタ１４からは、ＣＰ
Ｕアドレスがそのままメモリアドレスとして出力される
が、メモリ制御回路１５が動作しないので、ＲＡＭアク
セスは行われない。これに対し、ＣＰＵアドレスがＯｈ
〜７ＦＦＦＦｈの場合にはコンパレータ１２は作動せず
、したがってその出力は“１”とならず、オア回路１３
の出力も“１”とならないが、メモリ制御回路１５はこ
の入力とは無関係にＲＡ〜１アクセスを行う。
第２図に本発明の他の実施例を各ブロック毎のレジスタ
設定値に対比させてメモリマツプで示す。ここでＲＡＭ
容量は１Ｍバイトであり、さらに増設メモリを２Ｍバイ
ト付加している。図に示すように、ブロック８，９に対
応するレジスタ設定値８ｈ、９ｈにより、メモリアドレ
ス８００００ｈ〜９ＦＦＦＦｈはそのままＣＰＵアドレ
ス８００００ｈ〜９ＦＦＦＦｈにシステムメモリとして
配置される。またプロＡ−Ｆに対応するレジスタ設定値
３０ｈ〜３５ｈにより、メモリアドレスＡＯＯＯＯｈ−
ＦＦＦＦＦｈは増設メモリノ後ろのＣＰＵアドレス３ｏ
ｏｏｏｏｈ〜３５ＦＦＦＦｈに配置される。システムメ
モリや増設メモリの容量を変更したい場合にも、各ブロ
ックのレジスタ値を書き換えるだけで対応できる。
設定値に対比させてメモリマツプで示す。ここでＲＡＭ
容量は１Ｍバイトであり、さらに増設メモリを２Ｍバイ
ト付加している。図に示すように、ブロック８，９に対
応するレジスタ設定値８ｈ、９ｈにより、メモリアドレ
ス８００００ｈ〜９ＦＦＦＦｈはそのままＣＰＵアドレ
ス８００００ｈ〜９ＦＦＦＦｈにシステムメモリとして
配置される。またプロＡ−Ｆに対応するレジスタ設定値
３０ｈ〜３５ｈにより、メモリアドレスＡＯＯＯＯｈ−
ＦＦＦＦＦｈは増設メモリノ後ろのＣＰＵアドレス３ｏ
ｏｏｏｏｈ〜３５ＦＦＦＦｈに配置される。システムメ
モリや増設メモリの容量を変更したい場合にも、各ブロ
ックのレジスタ値を書き換えるだけで対応できる。
尚、本発明実施例ではＯｈ〜７ＦＦＦＦｈのアドレス範
囲をシステムメモリとして固定して使用しているが、必
要に応じてこのアドレス範囲もブロック化して良い。ま
た、この範囲のアドレス値をレジスタに設定することに
よって、コンパレータの比較票止の条件として用いてい
るが、これも別のフラグを持って実現すれば同等の機能
を実現できる。
囲をシステムメモリとして固定して使用しているが、必
要に応じてこのアドレス範囲もブロック化して良い。ま
た、この範囲のアドレス値をレジスタに設定することに
よって、コンパレータの比較票止の条件として用いてい
るが、これも別のフラグを持って実現すれば同等の機能
を実現できる。
［発明の効果コ
以上説明のように本発明によれば以下に列挙する効果が
得られる。
得られる。
（１）再配置メモリの取り得るアドレスは任意であるた
め増設メモリの構成に制限を与えず、将来の新しい構成
にも対応できる。
め増設メモリの構成に制限を与えず、将来の新しい構成
にも対応できる。
（２）システムメモリの容量は、レジスタの設定により
自由に設定できる。
自由に設定できる。
（３）増設メモリの有効′な構成、システムメモリの容
量などをあらかじめ考慮したハードウェアを組む必要が
ない。
量などをあらかじめ考慮したハードウェアを組む必要が
ない。
第１図は本発明の実施例を示すブロック図、第２図は本
発明の他の実施例を各ブロック毎のレジスタ設定値に対
比させてメモリマツプで示す図、第３図は従来例を説明
するためのメモリマツプである。 １１・・・レジスタ、１２・・・コンパレータ、１３・
・・オア回路、１４・・・セレクタ、１５・・・メモリ
制御回路、１６・・・ＲＡＭ。
発明の他の実施例を各ブロック毎のレジスタ設定値に対
比させてメモリマツプで示す図、第３図は従来例を説明
するためのメモリマツプである。 １１・・・レジスタ、１２・・・コンパレータ、１３・
・・オア回路、１４・・・セレクタ、１５・・・メモリ
制御回路、１６・・・ＲＡＭ。
Claims (1)
- システムＲＡＭの持つ一連のメモリ空間の一部もしくは
全部を複数のブロックに分離し、この各ブロック毎に任
意の値が設定されるレジスタを設け、この各レジスタに
設定される値によってＣＰＵアドレス空間の任意の領域
にそのブロックのメモリ空間を配置することを特徴とす
るメモリ管理方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274967A JPH03137744A (ja) | 1989-10-24 | 1989-10-24 | メモリ管理方式 |
| EP19900120339 EP0424889A3 (en) | 1989-10-24 | 1990-10-23 | A memory management system for reallocating memory space based on data set in registers |
| KR9017005A KR930002313B1 (en) | 1989-10-24 | 1990-10-24 | Memory management system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274967A JPH03137744A (ja) | 1989-10-24 | 1989-10-24 | メモリ管理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03137744A true JPH03137744A (ja) | 1991-06-12 |
Family
ID=17549068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1274967A Pending JPH03137744A (ja) | 1989-10-24 | 1989-10-24 | メモリ管理方式 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0424889A3 (ja) |
| JP (1) | JPH03137744A (ja) |
| KR (1) | KR930002313B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE602004008240T2 (de) | 2004-06-14 | 2008-05-15 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren zum Verwalten von defekten Speicherblöcken in einem nicht-flüchtigen Speicher und nicht-flüchtiger Speicher zur Ausführung des Verfahrens |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1183808B (it) * | 1985-04-30 | 1987-10-22 | Olivetti & Co Spa | Circuito elettronico per collegare un microprocessore ad una memoria ad elevata capacita |
| US4891752A (en) * | 1987-03-03 | 1990-01-02 | Tandon Corporation | Multimode expanded memory space addressing system using independently generated DMA channel selection and DMA page address signals |
-
1989
- 1989-10-24 JP JP1274967A patent/JPH03137744A/ja active Pending
-
1990
- 1990-10-23 EP EP19900120339 patent/EP0424889A3/en not_active Withdrawn
- 1990-10-24 KR KR9017005A patent/KR930002313B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0424889A3 (en) | 1991-11-27 |
| KR910008574A (ko) | 1991-05-31 |
| EP0424889A2 (en) | 1991-05-02 |
| KR930002313B1 (en) | 1993-03-29 |
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