JPS6126152A - アドレスチエツク方式 - Google Patents
アドレスチエツク方式Info
- Publication number
- JPS6126152A JPS6126152A JP14726184A JP14726184A JPS6126152A JP S6126152 A JPS6126152 A JP S6126152A JP 14726184 A JP14726184 A JP 14726184A JP 14726184 A JP14726184 A JP 14726184A JP S6126152 A JPS6126152 A JP S6126152A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムの主記憶装置へのアクセス制
御に係り、特に主記憶装置の領域を複数領域に分割して
、論理的に別個の記憶空間として使用するシステムにお
けるアドレスの生成及び限界チェ７クを行う方式に関す
る。
御に係り、特に主記憶装置の領域を複数領域に分割して
、論理的に別個の記憶空間として使用するシステムにお
けるアドレスの生成及び限界チェ７クを行う方式に関す
る。
情報処理システムの一使用方式として、仮想計算機方式
とよばれる方式がある。
とよばれる方式がある。
仮想計算機方式とは、１つの計算機内に制御プログラム
の制御により、複数の同−又は異なるオペレーティング
システムを共存させ、それぞれが独立の計算機システム
であるかのように（即ち仮想計算機として）使用するこ
とができる方式として知られている。
の制御により、複数の同−又は異なるオペレーティング
システムを共存させ、それぞれが独立の計算機システム
であるかのように（即ち仮想計算機として）使用するこ
とができる方式として知られている。
このような仮想計算機の制御方式には種々の方式があり
、それらの機能の相違から、ある仮想計算機方式で動作
するように作成されているプログラムで、他の方式では
稼動できないというものもあるので、情報処理システム
としては、複数の異なる仮想計算機方式に対応し得るよ
うな機能を備えることが望まれている。
、それらの機能の相違から、ある仮想計算機方式で動作
するように作成されているプログラムで、他の方式では
稼動できないというものもあるので、情報処理システム
としては、複数の異なる仮想計算機方式に対応し得るよ
うな機能を備えることが望まれている。
異なる仮想計算機方式における相違点の一つであって、
前記のような対処を要する機能として、個々の仮想計算
機への実主記憶領域の割当方式がある。
前記のような対処を要する機能として、個々の仮想計算
機への実主記憶領域の割当方式がある。
仮想計算機への実主記憶領域割当方式の一つは、主記憶
領域を、各仮想計算機ごとの連続した領域に分割して、
■連続領域づつ割り当てる方式である。
領域を、各仮想計算機ごとの連続した領域に分割して、
■連続領域づつ割り当てる方式である。
第２図はそのような方式において、主記憶装置へのアク
セスを制御する装置（主記憶アクセス制御装置）に設け
られるアドレス生成／監視機構である。
セスを制御する装置（主記憶アクセス制御装置）に設け
られるアドレス生成／監視機構である。
１仮想計算機に割り当てられた領域は、例えばペースレ
ジスタ１−１ と限界レジスタ１−２からなるレジスタ
対で限定される。ここでペースレジスタ１−１には割当
領域の下限の主記憶アドレスが保持され、限界レジスタ
１−２にはその領域の大きさが保持されている。
ジスタ１−１ と限界レジスタ１−２からなるレジスタ
対で限定される。ここでペースレジスタ１−１には割当
領域の下限の主記憶アドレスが保持され、限界レジスタ
１−２にはその領域の大きさが保持されている。
アドレスレジスタ２−１．３−１．４−１及び限界レジ
スタ２−２．３−２．４−２も同様のアドレス対を構成
し、図は４レジスタ対により４までの仮想計算機が共存
し得る例である。
スタ２−２．３−２．４−２も同様のアドレス対を構成
し、図は４レジスタ対により４までの仮想計算機が共存
し得る例である。
各仮想計算機のオペレーティングシステムは、割り当て
られた主記憶領域をアドレス°Ｏ゛から始まる自システ
ムの主記憶とみなして制御するので、仮想計算機から発
行されるアドレスに該仮想計算機に対応するペースレジ
スタ１−１等の内容を加算したものが、実際の主記憶装
置上の記憶アドレスになる。
られた主記憶領域をアドレス°Ｏ゛から始まる自システ
ムの主記憶とみなして制御するので、仮想計算機から発
行されるアドレスに該仮想計算機に対応するペースレジ
スタ１−１等の内容を加算したものが、実際の主記憶装
置上の記憶アドレスになる。
そのために、各仮想計算機は主記憶アクセス要求におい
て、アドレス線５のアクセスアドレスと共に、信号線６
で仮想計算機識別番号を付加してアクセス要求する。
て、アドレス線５のアクセスアドレスと共に、信号線６
で仮想計算機識別番号を付加してアクセス要求する。
主記憶アクセス制御装置は信号線６の仮想計算機識別番
号をデコーダ７でデコードした信号により、ゲート回路
１３．２−３．３−３．４−３を制御して、レジスタ対
の１つを選択し、選択したハースレジスタ１−１等の下
限アドレスとアドレス線６のアドレスとを加算器８で加
算して主記憶アドレスを生成する。
号をデコーダ７でデコードした信号により、ゲート回路
１３．２−３．３−３．４−３を制御して、レジスタ対
の１つを選択し、選択したハースレジスタ１−１等の下
限アドレスとアドレス線６のアドレスとを加算器８で加
算して主記憶アドレスを生成する。
同時に、選択したレジスタ対の限界レジスタ１−２等の
内容とアドレス線６のアドレスを比較器９で比較し、ア
ドレス線６のアドレス値が限界レジスタ１−２等の内容
より大きいときは出力線１０をオンとして、該信号によ
り主記憶装置へのアクセスを抑止する。
内容とアドレス線６のアドレスを比較器９で比較し、ア
ドレス線６のアドレス値が限界レジスタ１−２等の内容
より大きいときは出力線１０をオンとして、該信号によ
り主記憶装置へのアクセスを抑止する。
これは、その仮想計算機が割当領域外のアドレスへのア
クセスを要求しているのであって、その仮想計算機の制
御上に何等かの誤りがある場合である。
クセスを要求しているのであって、その仮想計算機の制
御上に何等かの誤りがある場合である。
仮想計算機−１の実主記憶領域割当の第２の方式は、主
記憶領域を、仮想記憶方式の仮想記憶上で各仮想計算機
ごとの連続した領域に分割して、１連続領域づつ割り当
てる方式である。
記憶領域を、仮想記憶方式の仮想記憶上で各仮想計算機
ごとの連続した領域に分割して、１連続領域づつ割り当
てる方式である。
この方式は実主記憶上では、ページと呼ばれる比較的小
さな記憶ブロックを単位として領域の割当が行われ、ペ
ージ間ではアドレスが連続する必要が無いので、実主記
憶領域の割当に融通性がある。
さな記憶ブロックを単位として領域の割当が行われ、ペ
ージ間ではアドレスが連続する必要が無いので、実主記
憶領域の割当に融通性がある。
その反面、仮想計算機から発行されるアドレスは仮想記
憶方式のアドレス変換を経て実際の主記憶アドレスが得
られ、一般に殆どの場合に仮想計算機自身が同様の仮想
記憶方式であるので、ページ式仮想記憶方式のアドレス
変換が二重に行われることになり、処理速度を遅くする
。
憶方式のアドレス変換を経て実際の主記憶アドレスが得
られ、一般に殆どの場合に仮想計算機自身が同様の仮想
記憶方式であるので、ページ式仮想記憶方式のアドレス
変換が二重に行われることになり、処理速度を遅くする
。
そのために、実主記憶のアドレスを、そのま−仮想計算
機の主記憶アドレスとして使用する仮想計算機（以下に
おいて、これを実主記憶仮想計算機と呼ぶ）を１つだけ
設けられるようにし、特に処理速度の要求のきびしい場
合等に対応できるようにしている。
機の主記憶アドレスとして使用する仮想計算機（以下に
おいて、これを実主記憶仮想計算機と呼ぶ）を１つだけ
設けられるようにし、特に処理速度の要求のきびしい場
合等に対応できるようにしている。
この第２の方式において、実主記憶仮想計算機には、実
主記憶の“０゛番地から所要の大きさの連続領域が割り
当てられ、それより上位の記憶アドレスの領域がその他
の仮想計算機にページ単位で割り当てられることになる
。
主記憶の“０゛番地から所要の大きさの連続領域が割り
当てられ、それより上位の記憶アドレスの領域がその他
の仮想計算機にページ単位で割り当てられることになる
。
従って、主記憶アクセス要求において発生される主記憶
アドレスのチェックは、実主記憶仮想計算機のアクセス
については、アドレスが割当領域上限を越えていないか
のチェックが必要であり、又他の仮想計算機のアクセス
についてはアドレスが割当領域の上限及び下限で区切ら
れる区間外にないかのチェックが必要である。
アドレスのチェックは、実主記憶仮想計算機のアクセス
については、アドレスが割当領域上限を越えていないか
のチェックが必要であり、又他の仮想計算機のアクセス
についてはアドレスが割当領域の上限及び下限で区切ら
れる区間外にないかのチェックが必要である。
前記の異なる仮想計算機方式に対応するために、従来は
それぞれの主記憶割当方式に応じて異なる監視手段を設
ける必要があったので、情報処理システムの経済性の上
で問題であった。
それぞれの主記憶割当方式に応じて異なる監視手段を設
ける必要があったので、情報処理システムの経済性の上
で問題であった。
この問題点は、情報処理システムの主記憶装置に対する
アクセスを制御する装置において、該主記憶装置記憶領
域のベースアドレス値と限界アドレス値を保持するレジ
スタ対を複数対有し、上記主記憶装置へのアクセス要求
に際して、指定情報によって指定される該レジスタ対の
限界アドレス値が該アクセス要求のアドレス値より小さ
くないとき、ベースアドレス値を該アドレスに加算しで
得たアドレスをアクセスアドレスとして記憶領域にアク
セスし、特定のアクセスモードにおける、上記主記憶装
置へのアクセス要求に際して特定レジスタ対が指定され
た場合には、他の特定レジスタ対の限界アドレス値がア
クセス要求アドレス値より大きい場合のみ上記動作を実
行するように構成された、本発明のアドレスチェック方
式によって解決される。
アクセスを制御する装置において、該主記憶装置記憶領
域のベースアドレス値と限界アドレス値を保持するレジ
スタ対を複数対有し、上記主記憶装置へのアクセス要求
に際して、指定情報によって指定される該レジスタ対の
限界アドレス値が該アクセス要求のアドレス値より小さ
くないとき、ベースアドレス値を該アドレスに加算しで
得たアドレスをアクセスアドレスとして記憶領域にアク
セスし、特定のアクセスモードにおける、上記主記憶装
置へのアクセス要求に際して特定レジスタ対が指定され
た場合には、他の特定レジスタ対の限界アドレス値がア
クセス要求アドレス値より大きい場合のみ上記動作を実
行するように構成された、本発明のアドレスチェック方
式によって解決される。
即ち、前記第１の方式の仮想計算機の主記憶割当方式に
必要なベースアドレスレジスタと限界レジスタを、第２
の方式にも使用するようにし、且つ上記のように特定の
アクセスモードとして第２の方式が指定された場合には
、更にもう一つの特定の限界レジスタを使用し、前記の
実主記憶仮想計算機以外の仮想計算機のアクセスにおけ
る下限アドレスのチェックに使用するようにする。
必要なベースアドレスレジスタと限界レジスタを、第２
の方式にも使用するようにし、且つ上記のように特定の
アクセスモードとして第２の方式が指定された場合には
、更にもう一つの特定の限界レジスタを使用し、前記の
実主記憶仮想計算機以外の仮想計算機のアクセスにおけ
る下限アドレスのチェックに使用するようにする。
従って、第１の方式に必要なアドレスの生成／監視機構
に僅かの回路を追加することにより、第２の方式のアド
レス生成／監視を完全に行うことができる。
に僅かの回路を追加することにより、第２の方式のアド
レス生成／監視を完全に行うことができる。
更に、本発明の方式は、第２の方式におけ、るアドレス
生成も第１の方式と同様にして行うので、第２の方式の
割当領域を、必ずしも実主記憶アドレス“０°番地から
始まることにする必要がなくなり、領域割当の融通性が
大になるという付加的利点を有する。
生成も第１の方式と同様にして行うので、第２の方式の
割当領域を、必ずしも実主記憶アドレス“０°番地から
始まることにする必要がなくなり、領域割当の融通性が
大になるという付加的利点を有する。
第１図は本発明の一実施例のアドレス生成／監視機構の
構成を示すブロック図である。本実施例の基本構成は第
２図と同様であって、両図の同一部分は同じ番号で示す
。
構成を示すブロック図である。本実施例の基本構成は第
２図と同様であって、両図の同一部分は同じ番号で示す
。
第１図には、本発明による比較回路２０及び関連回路が
追加されているが、前記第１の仮想計算機方式において
は、この追加部分の影響はなく、第２図についての前記
説明と同様に動作する。
追加されているが、前記第１の仮想計算機方式において
は、この追加部分の影響はなく、第２図についての前記
説明と同様に動作する。
前記の第２の仮想計算機方式を使用する場合には、例え
ば仮想計算機識別番号°１０゛を実主記憶仮想計算機の
識別番号とすることとし、第２方式のその他の仮想計算
機には一括して仮想計算機識別番号゛０１゛を割り当て
るものとする。その他の識別番号（図の例では識別番号
゛００゛及び“１１゛）は、要すれば第１方式の各仮想
計算機に使用することができる。
ば仮想計算機識別番号°１０゛を実主記憶仮想計算機の
識別番号とすることとし、第２方式のその他の仮想計算
機には一括して仮想計算機識別番号゛０１゛を割り当て
るものとする。その他の識別番号（図の例では識別番号
゛００゛及び“１１゛）は、要すれば第１方式の各仮想
計算機に使用することができる。
仮想計算機識別番号“０１′で指定されるレジスタ対の
限界レジスタ３−２は、第２図の場合と同様に該レジス
タ対が指定された場合に比較器９の入力となる他、本発
明により比較器２０の入力にも常時接続されている。
限界レジスタ３−２は、第２図の場合と同様に該レジス
タ対が指定された場合に比較器９の入力となる他、本発
明により比較器２０の入力にも常時接続されている。
比較器２０はアドレス線５からのアクセス要求アドレス
と限界レジスタ３−２とを比較し、アクセス要求アドレ
スが限界レジスタ３−２の内容より大きくないとき、出
力線２１をオンにする。
と限界レジスタ３−２とを比較し、アクセス要求アドレ
スが限界レジスタ３−２の内容より大きくないとき、出
力線２１をオンにする。
出力線１１の信号は論理積ゲート２２によって制御され
、識別番号“０１゛の仮想計算機のアクセス要求であっ
て、且つ信号線２３に特定のアクセスモード（第２の仮
想計算機方式の仮想計算機によるアクセスを示す）を表
示する信号がある場合のみ、論理和ゲート２４を経てア
クセス抑止信号線２５に出力される。
、識別番号“０１゛の仮想計算機のアクセス要求であっ
て、且つ信号線２３に特定のアクセスモード（第２の仮
想計算機方式の仮想計算機によるアクセスを示す）を表
示する信号がある場合のみ、論理和ゲート２４を経てア
クセス抑止信号線２５に出力される。
論理和ゲート２４には比較回路９の出力ｖＡ１０も入力
され、第１及び第２両仮想計算機方式において同様に、
第２図の説明のようにアドレス抑止信号を生じる。
され、第１及び第２両仮想計算機方式において同様に、
第２図の説明のようにアドレス抑止信号を生じる。
以上の機構を第２の仮想計算機方式に適用する場合には
、アドレスレジスタ２−１ とアドレスレジスタ３−１
に主記憶領域の先頭アドレス（例えばＯ）をセットし、
限界レジスタ２−２には第２の仮想計算機方式で使用す
る全領域の大きさ、限界レジスタ３−２には実主記憶仮
想計算機に割り当てる領域の大きさをセントする。
、アドレスレジスタ２−１ とアドレスレジスタ３−１
に主記憶領域の先頭アドレス（例えばＯ）をセットし、
限界レジスタ２−２には第２の仮想計算機方式で使用す
る全領域の大きさ、限界レジスタ３−２には実主記憶仮
想計算機に割り当てる領域の大きさをセントする。
このようにすると、識別番号゛１０°の実主記憶仮想計
算機のアクセス要求は、ヘースレジスタ３−１と限界レ
ジスタ３−２により通常の方法でアドレス生成と監視が
行われ、識別番号“０１゛を指定するその他の仮想計算
機のアクセス要求は、限界レジスタ３−２から限界レジ
スタ２−２までの区間にアドレスがあることが特に検査
される。
算機のアクセス要求は、ヘースレジスタ３−１と限界レ
ジスタ３−２により通常の方法でアドレス生成と監視が
行われ、識別番号“０１゛を指定するその他の仮想計算
機のアクセス要求は、限界レジスタ３−２から限界レジ
スタ２−２までの区間にアドレスがあることが特に検査
される。
以上の説明から明らかなように本発明によれば、仮想計
算機の異なる２方式のアドレスチェックを行う機構が経
済的に構成されるので、情報処理システムの利用可能領
域を拡大するという著しい工業的効果がある。
算機の異なる２方式のアドレスチェックを行う機構が経
済的に構成されるので、情報処理システムの利用可能領
域を拡大するという著しい工業的効果がある。
第１図は本発明一実施例の構成図、
第２図は従来のアドレス生成／監視機構の構成図である
。 図において、
。 図において、
Claims (1)
- 情報処理システムの主記憶装置に対するアクセスを制御
する装置において、該主記憶装置記憶領域のベースアド
レス値と限界アドレス値を保持するレジスタ対を複数対
有し、上記主記憶装置へのアクセス要求に際して、指定
情報によって指定される該レジスタ対の限界アドレス値
が該アクセス要求のアドレス値より小さくないとき、ベ
ースアドレス値を該アドレスに加算して得たアドレスを
アクセスアドレスとして記憶領域にアクセスし、特定の
アクセスモードにおける、上記主記憶装置へのアクセス
要求に際して特定レジスタ対が指定された場合には、他
の特定レジスタ対の限界アドレス値がアクセス要求アド
レス値より大きい場合のみ上記動作を実行するように構
成されてなることを特徴とするアドレスチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14726184A JPS6126152A (ja) | 1984-07-16 | 1984-07-16 | アドレスチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14726184A JPS6126152A (ja) | 1984-07-16 | 1984-07-16 | アドレスチエツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6126152A true JPS6126152A (ja) | 1986-02-05 |
| JPH0236010B2 JPH0236010B2 (ja) | 1990-08-15 |
Family
ID=15426228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14726184A Granted JPS6126152A (ja) | 1984-07-16 | 1984-07-16 | アドレスチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126152A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221051A (ja) * | 1986-03-20 | 1987-09-29 | Fujitsu Ltd | 情報処理装置 |
| JPS62248047A (ja) * | 1986-04-22 | 1987-10-29 | Oki Electric Ind Co Ltd | プロセツサ |
| JPS6454542A (en) * | 1987-08-25 | 1989-03-02 | Fujitsu Ltd | Virtual computer system |
| JPH01201751A (ja) * | 1988-02-05 | 1989-08-14 | Matsushita Electric Ind Co Ltd | メモリー保護装置 |
| JPH01160524U (ja) * | 1988-04-28 | 1989-11-08 | ||
| JPH02231659A (ja) * | 1989-03-06 | 1990-09-13 | Nec Corp | 例外アドレス検出装置 |
| JPH02239349A (ja) * | 1989-03-13 | 1990-09-21 | Nec Corp | 仮想計算機の例外検出回路 |
| US6973510B2 (en) | 2000-06-08 | 2005-12-06 | International Business Machines Corporation | DMA windowing in an LPAR environment using device arbitration level to allow multiple IOAs per terminal bridge |
| EP2645249A1 (en) | 2012-03-30 | 2013-10-02 | Fujitsu Limited | Information processing apparatus, and method of controlling information processing apparatus |
| JP2013232151A (ja) * | 2012-05-01 | 2013-11-14 | Renesas Electronics Corp | メモリ保護回路、処理装置、およびメモリ保護方法 |
-
1984
- 1984-07-16 JP JP14726184A patent/JPS6126152A/ja active Granted
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP2645249A1 (en) | 2012-03-30 | 2013-10-02 | Fujitsu Limited | Information processing apparatus, and method of controlling information processing apparatus |
| US8910004B2 (en) | 2012-03-30 | 2014-12-09 | Fujitsu Limited | Information processing apparatus, and method of controlling information processing apparatus |
| JP2013232151A (ja) * | 2012-05-01 | 2013-11-14 | Renesas Electronics Corp | メモリ保護回路、処理装置、およびメモリ保護方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0236010B2 (ja) | 1990-08-15 |
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