JPS62248047A - プロセツサ - Google Patents
プロセツサInfo
- Publication number
- JPS62248047A JPS62248047A JP61093124A JP9312486A JPS62248047A JP S62248047 A JPS62248047 A JP S62248047A JP 61093124 A JP61093124 A JP 61093124A JP 9312486 A JP9312486 A JP 9312486A JP S62248047 A JPS62248047 A JP S62248047A
- Authority
- JP
- Japan
- Prior art keywords
- write
- instruction
- register
- memory
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000002401 inhibitory effect Effects 0.000 claims abstract description 10
- 230000005764 inhibitory process Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 241000257465 Echinoidea Species 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、１命令で内蔵メモリを読み、吉きできる１チ
ップ信号処理プロセッサ等のプロセッサ、特にメモリへ
の書込み制御に関するものである。
ップ信号処理プロセッサ等のプロセッサ、特にメモリへ
の書込み制御に関するものである。
（従来の技術）
従来、１チップ信号処理プロセッサは、算術演算および
論理演算を行う演算部、該プロセッサの働きを制御する
制御部、命令およびデータを記憶する記憶部等を、１チ
ツプに内蔵したものである。
論理演算を行う演算部、該プロセッサの働きを制御する
制御部、命令およびデータを記憶する記憶部等を、１チ
ツプに内蔵したものである。
ここで、演算部は算術論理ユニット（以下、ＡＬＵとい
う）、乗算器等を、制御部は命令レジスタ、命令デコー
ダ等を、記憶部は随時読み書き可能なメモリ（以下、Ｒ
ＡＭという）、読出し専用メモリ（以下、Ｉ？ＯＮとい
う）等を、それぞれ有している。
う）、乗算器等を、制御部は命令レジスタ、命令デコー
ダ等を、記憶部は随時読み書き可能なメモリ（以下、Ｒ
ＡＭという）、読出し専用メモリ（以下、Ｉ？ＯＮとい
う）等を、それぞれ有している。
この種のプロセッサでは、内蔵ＲＡＭの読出しくリード
）動作と書込み（ライト）動作を行うにはそれぞれ１命
令必要でおる。そのため、内蔵ＲＡＭを介して演算部で
演算を行う場合、必ず内蔵ＲＡＭのリード命令及びライ
ト命令を必要としていた。
）動作と書込み（ライト）動作を行うにはそれぞれ１命
令必要でおる。そのため、内蔵ＲＡＭを介して演算部で
演算を行う場合、必ず内蔵ＲＡＭのリード命令及びライ
ト命令を必要としていた。
（発明が解決しようとする問題点）
しかしながら、上記構成のプロセッサーでは次のような
問題点があった。
問題点があった。
最近、ディジタル信号処理技術の進歩や、信号処理プロ
セッサの適用領域の拡大につれて該信号処理プロセッサ
に対する高性能化や、高機能化の要求が強まりつつある
。その要求の一つに、１命令で内蔵ＲＡ）Ｉを読み、書
きできるようにしたいという要求があるが、従来のプロ
セッサでは実現できなかった。
セッサの適用領域の拡大につれて該信号処理プロセッサ
に対する高性能化や、高機能化の要求が強まりつつある
。その要求の一つに、１命令で内蔵ＲＡ）Ｉを読み、書
きできるようにしたいという要求があるが、従来のプロ
セッサでは実現できなかった。
それで、これを実現する場合、最大の技術的ポイントは
ｆ？Ａ）Ｉの構成法であり、高速ＲＡＭ、２ボ一１〜Ｒ
ＡＭ等が適していると考えられる。
ｆ？Ａ）Ｉの構成法であり、高速ＲＡＭ、２ボ一１〜Ｒ
ＡＭ等が適していると考えられる。
ところが、１命令中に読出し命令と書込み命令が含まれ
ると、メモリへの書込み禁止の必要性を考慮して書込み
禁止手段を設けなければならず、それによってハードウ
ェアの大型化を招くという問題か生じる。
ると、メモリへの書込み禁止の必要性を考慮して書込み
禁止手段を設けなければならず、それによってハードウ
ェアの大型化を招くという問題か生じる。
本発明は前記従来技術が持っていた問題点として、ハー
ドウェアを大型化せずに、１命令でメモリの読出しと書
込みを行うことが困難である点について解決したプロセ
ッサを提供するものである。
ドウェアを大型化せずに、１命令でメモリの読出しと書
込みを行うことが困難である点について解決したプロセ
ッサを提供するものである。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、メモリの読出し
と書込みを１命令で実行するプロセッサにおいて、書込
み用オフセット値が特定の値を示したときに前記メモリ
への書込みを禁止する書込み禁止手段を設けたものであ
る。
と書込みを１命令で実行するプロセッサにおいて、書込
み用オフセット値が特定の値を示したときに前記メモリ
への書込みを禁止する書込み禁止手段を設けたものであ
る。
（作 用）
本発明によれば、以上のようにプロセッサを構成したの
で、書込み禁止手段は書込み用オフセット値の特定値を
検出してメモリへの書込みを禁止するように働くと共に
、ハードウェアの大型化を制御するＪ：うに動く。従っ
て前記問題点を除去できるのである。
で、書込み禁止手段は書込み用オフセット値の特定値を
検出してメモリへの書込みを禁止するように働くと共に
、ハードウェアの大型化を制御するＪ：うに動く。従っ
て前記問題点を除去できるのである。
（実施例）
第１図は本発明の一実施例を示す１チップ信号処理プロ
セッナの要部構成図、すなわら、ライトアドレス生成回
路の構成ブロック図である。
セッナの要部構成図、すなわら、ライトアドレス生成回
路の構成ブロック図である。
このライトアドレス生成回路は、図示しないＲＯ）１等
から続出された命令を一時的記憶する命令レジスフ１、
タイプ識別用のＡＮ［）ゲー１へ２、内蔵ＲＡＭの書込
みを禁止する由込み禁止手段であるＮＡＮＯゲート３、
ライドアドレス用のインデックスレジスタ４、及びライ
トアドレス生成用の２人力６ビット加算回路５を備えて
いる。ＡＮＤゲート２は命令レジスタ１の出力信号Ａ３
０ 、 Ａ３１を入力してその論理積を出力する回路、
ＮＡＮＯゲート３は命令レジスタ１の出力信号へ〇〜Ａ
２９とＡＮＤゲート２の出力との論理積をとりその反転
信号である書込み禁止信号Ｓを出力する回路である。イ
ンデックスレジスタ４はインデックス用のデータを一時
記憶する回路、加算回路５は命令レジスタ１の出力信号
ＡＯ〜Ａ５とインデックスレジスタ４の出力とを加算し
てライトアドレス信＠ＡＤＩ〜ＡＤ６を出力する回路で
ある。
から続出された命令を一時的記憶する命令レジスフ１、
タイプ識別用のＡＮ［）ゲー１へ２、内蔵ＲＡＭの書込
みを禁止する由込み禁止手段であるＮＡＮＯゲート３、
ライドアドレス用のインデックスレジスタ４、及びライ
トアドレス生成用の２人力６ビット加算回路５を備えて
いる。ＡＮＤゲート２は命令レジスタ１の出力信号Ａ３
０ 、 Ａ３１を入力してその論理積を出力する回路、
ＮＡＮＯゲート３は命令レジスタ１の出力信号へ〇〜Ａ
２９とＡＮＤゲート２の出力との論理積をとりその反転
信号である書込み禁止信号Ｓを出力する回路である。イ
ンデックスレジスタ４はインデックス用のデータを一時
記憶する回路、加算回路５は命令レジスタ１の出力信号
ＡＯ〜Ａ５とインデックスレジスタ４の出力とを加算し
てライトアドレス信＠ＡＤＩ〜ＡＤ６を出力する回路で
ある。
なお、第１図では一般的な１チップ信号処理プロセッサ
が備えている演紳部、記憶部等の主要部分が説明の便宜
上省略されているが、これら省略された演算部等は本実
施例のプロセッサにも当然設けられている。ここで、従
来と同様に、演算部はＡＬＵ 、乗鈴器等を、記憶部は
命令レジスタ１に与えるプ［１グラム命令を格納するＲ
ＯＭ 、ライトアドレス信号ＡＤＩ〜へ０６で指定され
たアドレスへデータを記憶するＲＡ）１等を、それぞれ
有している。
が備えている演紳部、記憶部等の主要部分が説明の便宜
上省略されているが、これら省略された演算部等は本実
施例のプロセッサにも当然設けられている。ここで、従
来と同様に、演算部はＡＬＵ 、乗鈴器等を、記憶部は
命令レジスタ１に与えるプ［１グラム命令を格納するＲ
ＯＭ 、ライトアドレス信号ＡＤＩ〜へ０６で指定され
たアドレスへデータを記憶するＲＡ）１等を、それぞれ
有している。
第２図は内蔵ＲＡＭを１命令で読み、書きできる命令構
成例を示す図である。第２図において［ＴＹＰＪは命令
の形式を規定するフィールド、ｆ’ Ｒａｄｄ Ｊ、「
Ｗａｄｄ ｊはそれぞれ内蔵ＲＡＭのリードアドレス、
ライトアドレスを発生するオフセットである。内蔵ＲＡ
Ｍのリードアドレス、ライトアドレスはそれぞれのオフ
セットを演算することにより作られる。ライトアドレス
は第１図のライトアドレス生成回路で作られる。また、
リードアドレスは、リードアドレス生成回路で作られる
が、このリードアドレス生成回路は例えば第１図の回路
においてＮＡＮＤゲート３を削除した回路で構成されて
いる。
成例を示す図である。第２図において［ＴＹＰＪは命令
の形式を規定するフィールド、ｆ’ Ｒａｄｄ Ｊ、「
Ｗａｄｄ ｊはそれぞれ内蔵ＲＡＭのリードアドレス、
ライトアドレスを発生するオフセットである。内蔵ＲＡ
Ｍのリードアドレス、ライトアドレスはそれぞれのオフ
セットを演算することにより作られる。ライトアドレス
は第１図のライトアドレス生成回路で作られる。また、
リードアドレスは、リードアドレス生成回路で作られる
が、このリードアドレス生成回路は例えば第１図の回路
においてＮＡＮＤゲート３を削除した回路で構成されて
いる。
次に、内蔵ＲＡＭへの書込み動作を説明する。
先ず、内蔵ＲＡＭのライトアドレス信号ＡＤＩ〜ＡＤ６
は、メモリライト用オフセットｒＷａｄｄＪ （＝ハ
ード上の信号Ａ５〜ＡＯ）とインデックスレジスタ４と
の内容を加算回路５で加算して生成される。
は、メモリライト用オフセットｒＷａｄｄＪ （＝ハ
ード上の信号Ａ５〜ＡＯ）とインデックスレジスタ４と
の内容を加算回路５で加算して生成される。
このインデックスレジスタ４は図示しない別の手段で更
新される。
新される。
今、フィルードｒＴＹＰ Ｊが１，１で命令レジスタ１
の出力信号Ａ５． Ａ４．・・・、 ＡＯが１，１．・
・・、１を示したとき、書込み禁止信号ＳはＯになり、
内蔵ＲＡＩ（への書込みが禁止される。また、命令レジ
スタ１の出力信号Ａ５． Ａ４．・・・、 ＡＯが１，
１．・・・。
の出力信号Ａ５． Ａ４．・・・、 ＡＯが１，１．・
・・、１を示したとき、書込み禁止信号ＳはＯになり、
内蔵ＲＡＩ（への書込みが禁止される。また、命令レジ
スタ１の出力信号Ａ５． Ａ４．・・・、 ＡＯが１，
１．・・・。
１でなかったとき、書込み禁止信＠Ｓは１になり、内蔵
Ｒ１’Ｈへの書込みが許可される。このような構成にす
れば、ＲＡＭへの書込み禁止が容易に実現できる。
Ｒ１’Ｈへの書込みが許可される。このような構成にす
れば、ＲＡＭへの書込み禁止が容易に実現できる。
ここで問題となるのは、命令レジスタ１の出力信号Ａ５
． Ａ４．・・・、 ＡＯが１，１．・・・、１で、し
かもＲＡＭにデータを書込みたい場合のみである。この
ような場合、出力信号Ａ５．＾４． Ａ３．＾２． Ａ
Ｉ、八〇を１．１，１，１，１．Ｏにし、インデックス
レジスタ４の内容に１を加詐しておけば、該メモリアド
レスと同じ番地にデータを書込むことができる。
． Ａ４．・・・、 ＡＯが１，１．・・・、１で、し
かもＲＡＭにデータを書込みたい場合のみである。この
ような場合、出力信号Ａ５．＾４． Ａ３．＾２． Ａ
Ｉ、八〇を１．１，１，１，１．Ｏにし、インデックス
レジスタ４の内容に１を加詐しておけば、該メモリアド
レスと同じ番地にデータを書込むことができる。
しかし、出力信号＾５〜ＡＯがオール１で、しかもＲＡ
Ｉ（へ書込みたい場合は、オフセット［ＲａｄｄＪの長
さが十分に長ければほとんど起らない。この例の場合、
オフセットｒ ｌ？ａｄｄ 、Ｊの長ざが６ビツトで、
出現確率が約２％弱のため、インデックスレジスタ４の
内容に１を加算するという煩わしい操作をそれほど必要
としない。
Ｉ（へ書込みたい場合は、オフセット［ＲａｄｄＪの長
さが十分に長ければほとんど起らない。この例の場合、
オフセットｒ ｌ？ａｄｄ 、Ｊの長ざが６ビツトで、
出現確率が約２％弱のため、インデックスレジスタ４の
内容に１を加算するという煩わしい操作をそれほど必要
としない。
なお、最近の信号処理プロセッサでは、信号Ｓ。
八〇１〜Ａ［）６は１０ヒツト位必要とされている。こ
のような場合、インデックスレジスタ４と加ｔ３器５の
ビット幅を延長してメモリアドレス信号が作られる。オ
フセラ１−［ｆ？ａｄｄ Ｊはメモリアドレス信号が１
０ビット位までは６ビツト位で十分である。従って一般
にはインデックスレジスタ４及び加算器５は本実施例と
は無関係に必要なものであり、本実施例で特に増加した
ハードはＮＡＮＤゲート３のみである。
のような場合、インデックスレジスタ４と加ｔ３器５の
ビット幅を延長してメモリアドレス信号が作られる。オ
フセラ１−［ｆ？ａｄｄ Ｊはメモリアドレス信号が１
０ビット位までは６ビツト位で十分である。従って一般
にはインデックスレジスタ４及び加算器５は本実施例と
は無関係に必要なものであり、本実施例で特に増加した
ハードはＮＡＮＤゲート３のみである。
本実施例の利点をまとめれば、次のようになる。
１命令で内蔵ＲＡＭの読出しおよび書込みを行う場合、
書込み禁止を容易にプログラム命令で制御できる。ざら
に、実現するハード量も１チップ信号処理プロセッサ全
体のハード量に比べると無視できる程疫のものである。
書込み禁止を容易にプログラム命令で制御できる。ざら
に、実現するハード量も１チップ信号処理プロセッサ全
体のハード量に比べると無視できる程疫のものである。
なお、本発明では第１図の回路に限定されず、例えばＮ
ＡＮＤゲート３を他のゲート回路に変形したり、おるい
は第１図及び第２図のビット数を増加、減少したりする
変形も可能である。また、本発明の適用領域は、１チッ
プ信号処理プロセッサにのみ限定されず、メモリの読出
し、山込みを１命令で実行できるプロセッサに総て適用
できる。
ＡＮＤゲート３を他のゲート回路に変形したり、おるい
は第１図及び第２図のビット数を増加、減少したりする
変形も可能である。また、本発明の適用領域は、１チッ
プ信号処理プロセッサにのみ限定されず、メモリの読出
し、山込みを１命令で実行できるプロセッサに総て適用
できる。
（発明の効果）
以上詳細に説明したように、本発明によれば、書込み用
オフセラ１〜ｆｆｉが特定の値を示したときにメモリへ
の書込みを禁止する書込み禁止手段を設けたので、メモ
リへの書込み禁止を容易にプログラム命令で制限でき、
しかも書込み禁止手段を最小限のハードウェア間で実現
できる。
オフセラ１〜ｆｆｉが特定の値を示したときにメモリへ
の書込みを禁止する書込み禁止手段を設けたので、メモ
リへの書込み禁止を容易にプログラム命令で制限でき、
しかも書込み禁止手段を最小限のハードウェア間で実現
できる。
第１図は本発明の一実施例を示すプロセッサの要部構成
図、第２図は第１図の命令構成図である。 １・・・・・・命令レジスタ、２・・・・・−ＡＮＤゲ
ート、３・・・・・・ＨＡＮＤゲート、４・・・・・・
インデックスレジスタ、５・・・・・・加算回路、ＡＯ
〜八３へ・・・・・・命令レジスタ出力信号、Ａｌ〜＾
Ｄ６・・・・・・ライトアドレス信号、Ｓ・・・・・・
書込み禁止信号。
図、第２図は第１図の命令構成図である。 １・・・・・・命令レジスタ、２・・・・・−ＡＮＤゲ
ート、３・・・・・・ＨＡＮＤゲート、４・・・・・・
インデックスレジスタ、５・・・・・・加算回路、ＡＯ
〜八３へ・・・・・・命令レジスタ出力信号、Ａｌ〜＾
Ｄ６・・・・・・ライトアドレス信号、Ｓ・・・・・・
書込み禁止信号。
Claims (1)
- 【特許請求の範囲】 メモリの読出しと書込みを１命令で実行するプロセッサ
において、 書込み用オフセット値が特定の値を示したときに前記メ
モリへの書込みを禁止する書込み禁止手段を設けたこと
を特徴とするプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093124A JPH0628033B2 (ja) | 1986-04-22 | 1986-04-22 | プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093124A JPH0628033B2 (ja) | 1986-04-22 | 1986-04-22 | プロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62248047A true JPS62248047A (ja) | 1987-10-29 |
| JPH0628033B2 JPH0628033B2 (ja) | 1994-04-13 |
Family
ID=14073771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093124A Expired - Fee Related JPH0628033B2 (ja) | 1986-04-22 | 1986-04-22 | プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628033B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0701213A1 (en) | 1994-09-09 | 1996-03-13 | Nec Corporation | Information processing apparatus with write protection function of specific storage area |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344131A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Segment transit system |
| JPS6126152A (ja) * | 1984-07-16 | 1986-02-05 | Fujitsu Ltd | アドレスチエツク方式 |
-
1986
- 1986-04-22 JP JP61093124A patent/JPH0628033B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344131A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Segment transit system |
| JPS6126152A (ja) * | 1984-07-16 | 1986-02-05 | Fujitsu Ltd | アドレスチエツク方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0701213A1 (en) | 1994-09-09 | 1996-03-13 | Nec Corporation | Information processing apparatus with write protection function of specific storage area |
| US5721872A (en) * | 1994-09-09 | 1998-02-24 | Nec Corporation | Information processing apparatus with write protection function of specific storage area |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628033B2 (ja) | 1994-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5499380A (en) | Data processor and read control circuit, write control circuit therefor | |
| US4825355A (en) | Instruction format for program control type data processing systems | |
| JPS6252637A (ja) | デジタルプロセツサ制御 | |
| JPH0248931B2 (ja) | ||
| JPH0414385B2 (ja) | ||
| EP0636986B1 (en) | Address decoder with small circuit scale and address area expansion capability | |
| JPS62248047A (ja) | プロセツサ | |
| JPH027097B2 (ja) | ||
| JPH08212075A (ja) | 情報処理装置 | |
| EP0898226B1 (en) | Data processor with register file and additional substitute result register | |
| JPH03271829A (ja) | 情報処理装置 | |
| JPS6355634A (ja) | デ−タ処理システム | |
| JPS595496A (ja) | メモリプロテクト方式 | |
| JPH06103064A (ja) | データ処理装置及びそのデータ処理方法 | |
| JPH05334074A (ja) | マイクロプロセッサ | |
| EP0369407A2 (en) | Central processing unit for data processor having emulation function | |
| JPH06131177A (ja) | 外部レジスタ内フィールドへの書き込み制御回路及び外部レジスタ内フィールドの読み出し制御回路 | |
| JP2695463B2 (ja) | マイクロコンピュータ | |
| JPH1049427A (ja) | 演算読み出し機能付き記憶装置 | |
| JPH07105079A (ja) | メモリ管理方法 | |
| JPH04297938A (ja) | メモリ保護回路 | |
| JPS59128638A (ja) | メモリ保護方式 | |
| JPS5958563A (ja) | マイクロプロセツサシステムにおけるメモリアドレス拡張方式 | |
| JPS628245A (ja) | 仮想記憶方式 | |
| JPH0628310A (ja) | プロセッサシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |