JPH06103064A - データ処理装置及びそのデータ処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 オペレーションコードのビット数や命令制御
部の論理規模の増大を抑えつつ機能を多様に拡張できる
データ処理装置を提供することにある。 【構成】 レジスタに対するデータの書き込みまたは読
み出し時に、そのデータに対して特定の処理を施す機能
を予め所定のレジスタ（機能付きレジスタ）Ｒｅｇ
〔Ｒ〕，Ｒｅｇ〔Ｗ〕に割当て、その機能付きレジスタ
を命令中にで指定することにより、そのデータに対し
て、命令のオペレーションコードによって規定される命
令の処理と機能付きレジスタの有する特定機能とを組み
合わせた多様なデータ処理を実現するものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、オペレーションコード
の増大を抑えつつ高機能な処理を実現し、また高機能な
処理を少ないステップ数を以って実現可能なデータ処理
装置並びにデータ処理方法に係り、例えば、マイクロコ
ンピュータのような論理集積回路装置に適用して有効な
技術に関するものである。

【０００２】

【従来の技術】フォン・イノマン型などのデータ処理装
置の基本的な構成は程んど同じであり、例えば、キャッ
シュメモリ等に記憶した一連の命令を順番に命令制御部
に読み込み、その命令が何であるかを表わしているオペ
レーションコードと呼ばれるビット領域をデコードして
データに施すべき処理を決定し、更にオペランドと呼ば
れる被演算データを指定する領域をデコードしてデータ
を取り込んで、上述した処理をそのデータに対して行う
ものである。このようなデータ処理装置の一例として
は、Ｍｉｐｓ（ミップス）社のＲ４０００チップ（日経
エレクトロニクス，１９９１年１０月１４日日経ＰＢ社
発行，Ｎｏ．４９６号）、Ｉｎｔｅｌ（インテル）社の
ｉ９６０チップ（日経エレクトロニクス，１９９０年１
月８日日経ＰＢ社発行，Ｎｏ．４９０号）、及びＨＰ
（ヒューレットパッカード）社のＰＡ−ＲＩＳＣチップ
（日経マイクロデバイス，日経ＰＢ社発行の１９９０年
９月号）などを挙げることができる。

【０００３】また、データ処理装置のアーキテクチャー
は、比較的簡単な命令セットを以って処理の高速化並び
にハードウェアの簡素化を図ろうとするＲＩＳＣ（Ｒｅ
ｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍ
ｐｕｔｅｒ）的アーキテクチャーと、オブジェクト指向
のアーキテクチャのような比較的複雑な命令セットを以
って高機能化を目指すＣＩＳＣ（Ｃｏｍｐｌｅｘ Ｉｎ
ｓｔｒｕｃｔｉｏｎＳｅｔ Ｃｏｍｐｕｔｅｒ）的アー
キテクチャに大別できる。現実に提供されている各種デ
ータ処理装置のアーキテクチャがＲＩＳＣかＣＩＳＣの
何れであるかというような峻別は実際には難しいが、多
様なアドレッシングモードや、一つの命令で複数の演算
を行う複合命令などをＣＩＳＣ的な命令と考えることが
できる。

【０００４】

【発明が解決しようとする課題】しかしながら、前記Ｒ
ＩＳＣ的なデータ処理装置において、ＣＩＳＣ的なデー
タ処理装置が１命令で提供するような高機能な処理は、
基本的で簡単な処理を実現する命令を複数組み合せて対
処していた。このため、出現頻度は少ないかもしれない
が、そのような処理を能率的に行うことができなかっ
た。このとき、多様なアドレッシングモードや、一つの
命令で複数の演算を行う複合命令など、ＣＩＳＣ的な命
令を基本的な命令セットに追加しようとすると、ハード
ウェアがサポートする命令数が増加してしまう。その結
果、命令制御部のデコーダ等のランダムロジックの論理
規模が大きくなり、クリティカルパスの遅延時間の増
大、すなわちＬＳＩチップの性能低下やチップ面積の増
加、開発日程の増大化などを招いてしまっていた。

【０００５】本発明の目的は、オペレーションコードの
増大を抑えつつ機能の多様化を実現し、また高機能な処
理を少ないステップ数を以って実現可能なデータ処理装
置並びにそのデータ処理方法を提供することにある。今
発明の別の目的は、ハードウェアの増大を極力抑えて多
様な機能を実現できるデータ処理装置を提供することに
ある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、レジスタに対するデータの書き
込みまたは読み出し時に、そのデータに対して特定の処
理を施す機能を予め所定のレジスタ（機能付きレジス
タ）に割当て、その機能付きレジスタを命令中に指定す
ることにより、そのデータに対して、命令のオペレーシ
ョンコードによって規定される命令の処理と機能付きレ
ジスタの有する特定機能とを組み合わせた多様なデータ
処理を実現するものである。

【０００９】

【作用】上記した手段によれば、命令のオペレーション
コードによって規定される命令の処理と機能付きレジス
タの有する特定機能とを組み合わせて多様なデータ処理
を実現できる。このことは、命令セットの命令数を増加
することなしに、換言すれば、オペレーションコードの
ビット数を増大させることなく、データ処理装置による
処理を多様化若しくは多機能化するように作用し、オペ
レーションコードのデコード論理に代表されるような命
令制御部のハードウェアの増大を極力抑えて多様な機能
を実現できる。

【００１０】上記によって実現される多様な機能は一つ
の命令中のオペランド指定領域などでの機能付きレジス
タの指定で行われ、且つ、その機能付きレジスタに割当
てれれる固有の機能は当該レジスタに対するデータの書
き込みまたは読み出し時に行われるので、機能拡張に伴
って実行すべき命令数が増えず、このことが、高機能な
処理を少ないステップ数を以って実現するように作用す
る。

【００１１】

【実施例】図１には本発明に係るデータ処理装置の機能
付きレジスタ（以下オペレーティングレジスタとも記
す）の定義と機能の一例が示される。同図におけるオペ
レーティングレジスタの一般的定義はＣ言語的な形態で
示され、オペレーティングレジスタは、（１）に示され
るオペレーティング・リード・データ・レジスタ（Ｏｐ
ｅｒａｔｉｎｇ Ｒｅａｄ Ｄａｔａ Ｒｅｇｉｓｔｅ
ｒ）Ｒｅｇ〔Ｒ〕と、（２）に示されるオペレーティン
グ・ライト・データ・レジスタ（Ｏｐｅｒａｔｉｎｇ
Ｗｒｉｔｅ Ｄａｔａ Ｒｅｇｉｓｔｅｒ）Ｒｅｇ
〔Ｗ〕に大別される。オペレーティング・リード・デー
タ・レジスタＲｅｇ〔Ｒ〕は、予じめ定義されているＲ
ｅｇ〔Ｒ〕固有のオペレーションＦｒ（ｉ）を、ｉ番目
の命令のＲｅｇ〔Ｒ〕で規定される特定のフィールドの
値をパラメータとして、Ｒｅｇ〔Ｒ〕の内容に対して行
い、その結果を読み出しデータ（ｒｅａｄ ｄａｔａ）
とするか、再び当該Ｒｅｇ〔Ｒ〕に書き戻すかのどちら
か一方か、またはその両方を行う。

【００１２】オペレーティング・ライト・データ・レジ
スタＲｅｇ〔Ｗ〕は、予じめ定義されているＲｅｇ
〔Ｗ〕固有のオペレーションＦｗ（ｉ）を、ｉ番目の命
令のＲｅｇ〔Ｗ〕で規定される特定のフィールドの値を
パラメータとして、書き込みデータ（ｗｒｉｔｅ ｄａ
ｔａ）に対して行い、当該Ｒｅｇ〔Ｗ〕に書き込む。

【００１３】前記オペレーティングレジスタＲｅｇ
〔Ｒ〕，Ｒｅｇ〔Ｗ〕は、図１に示されるようなフォー
マットの命令の中で指定することができる。図に示され
る命令は、オペレーションコード指定フィールドとオペ
ランド並びにその他情報の指定フィールドを有し、オペ
レーションコード指定フィールドには、データ処理装置
のアーキテクチャに従って用意されているオペレーショ
ンコード（ＬＯＡＤやＡＤＤといった命令コード）ＯＰ
が記述され、オペランド並びにその他情報の指定フィー
ルドには、前記オペレーションコードに従って命令を実
行するために必要なオペランド（演算対象となるもの）
それ自体やその所在、更にはその他制御情報が記述され
る。前記オペレーティングレジスタＲｅｇ〔Ｒ〕，Ｒｅ
ｇ〔Ｗ〕は、命令フォーマット中において前記オペラン
ド並びにその他情報の指定フィールドで指定される。そ
の指定は、例えば、オペレーティングレジスタＲｅｇ
〔Ｒ〕，Ｒｅｇ〔Ｗ〕に割当てられた固有のレジスタ番
号で指定することができる。

【００１４】このように固有の機能が割当てられたオペ
レーティング・リード・レジスタＲｅｇ〔Ｒ〕を命令中
で指定したとき、当該命令の実行においては、その命令
のオペレーションコードで規定される処理（オペレーシ
ョン）とオペレーティング・リード・データ・レジスタ
Ｒｅｇ〔Ｒ〕固有の処理が、当該オペレーティング・リ
ード・データ・レジスタＲｅｇ〔Ｒ〕の保持情報を利用
して行われる。例えば、その命令中で指定されたオペレ
ーティングレジスタＲｅｇ〔Ｒ〕に予め割当てられてい
る固有のオペレーションを、当該レジスタの保持値に対
して行い、その結果を前記オペレーティングレジスタＲ
ｅｇ〔Ｒ〕からの読み出しデータとしてオペレーション
コードで指定された処理に引渡す処理を行う。前記オペ
レーションコードで指定された処理に引渡した後、その
引渡した読み出しデータを当該オペレーティングレジス
タＲｅｇ〔Ｒ〕に書き戻す処理を必要に応じて更に行う
ことができる。

【００１５】また、固有の機能が割当てられたオペレー
ティング・ライト・データ・レジスタＲｅｇ〔Ｗ〕を命
令中で指定したとき、当該命令の実行においては、その
命令のオペレーションコードで規定される処理とオペレ
ーティング・ライト・データ・レジスタＲｅｇ〔Ｗ〕固
有の処理が行われ、その結果が当該オペレーティング・
ライト・データ・レジスタＲｅｇ〔Ｗ〕に格納される。
例えば、その命令中で指定されたオペレーティングレジ
スタＲｅｇ〔Ｗ〕に予め割当てられている固有のオペレ
ーションを、その命令のオペレーションコードによって
当該オペレーティングレジスタＲｅｇ〔Ｗ〕への書き込
みが指定されたデータに対して行い、これを当該オペレ
ーティングレジスタＲｅｇ〔Ｗ〕に書き込む処理を行
う。

【００１６】オペレーティング・リード・データ・レジ
スタＲｅｇ〔Ｒ〕と、オペレーティング・ライト・デー
タ・レジスタＲｅｇ〔Ｗ〕に割当てられた夫々固有の処
理は、当該レジスタに対するデータの読み出し又は書込
みに際して行われる。

【００１７】この原理的な説明から明らかなように、既
存の所定オペレーションコードにオペレーティングレジ
スタＲｅｇ〔Ｒ〕，Ｒｅｇ〔Ｗ〕の指定を伴うことによ
り、オペレーションコードの種類を増やすことなく同一
オペレーションコードすなわち１命令によって実現可能
な処理を多様化若しくは豊富化でき、命令数並びに命令
制御部の論理規模を増やすことなく高機能的な命令と同
様の処理をサポートできるようになる。見方を変えれ
ば、もともと高機能的な命令を専用のオペレーションコ
ードで用意しているデータ処理装置においては、その機
能を削減することなく命令数並びに命令制御部の論理規
模を減らすことができる。

【００１８】次に図２から図８を参照しながら前記オペ
レーティングレジスタの具体例、並びにそれを用いた処
理の一例をメモリ・レジスタ間のデータの流れに着目し
て概念的に説明する。

【００１９】図２にはノット・レジスタのＣ言語的な定
義並びにそれを用いた処理例が概念的に示される。ノッ
トレジスタＮは、前記オペレーティング・ライト・デー
タ・レジスタＲｅｇ〔Ｗ〕の範疇に含まれ、ノットレジ
スタＮ（Ｒｅｇ〔Ｎ〕）への書き込みデータの各ビット
値を反転させてノットレジスタＮ（Ｒｅｇ〔Ｎ〕）へ書
き込むものである。同図には応用例としてディスティネ
ーションにノット・レジスタＮを指定したＬＯＡＤ命令
として「ＬＡＯＤ ｄｉｓｐ(ｂ)，Ｎ」が示されてい
る。この命令は、ディスティネーションにノットレジス
タＮを指定することにより、汎用レジスタｂ｛ＧＲ
〔ｂ〕｝の値（ベースアドレス）に偏値（ｄｉｓｐ）を
加算したメモリアドレスに格納されているデータをノッ
トレジスタＮに書き込むとき、当該ノットレジスタ固有
の機能としてそのデータをビット反転する機能が付加さ
れる。したがって、同図に示される命令「ＬＡＯＤ ｄ
ｉｓｐ(ｂ)，Ｎ」のように、そのディスティネーション
にノットレジスタＮを指定することにより、ノットレジ
スタＮへの書き込みデータをノットレジスタＮへ書き込
む処理と共にその書き込みデータのビット反転を１命令
（ＬＯＡＤ命令）で実行することができる。

【００２０】図３にはインクリメントレジスタのＣ言語
的な定義並びにそれを用いた処理例が概念的に示され
る。インクリメントレジスタＩｎ（Ｒｅｇ〔Ｉｎ〕）
は、前記オペレーティング・リード・データ・レジスタ
Ｒｅｇ〔Ｒ〕の範疇に含まれ、インクリメントレジスタ
Ｉｎ（Ｒｅｇ〔Ｉｎ〕）のデータの読み出しが行われる
際に、ある定数だけ、そのデータが示す内容に増加させ
て再びインクリメントレジスタＩｎ（Ｒｅｇ〔Ｉｎ〕）
に書き戻すものである。同図の応用例では、インクリメ
ントレジスタＩｎはＬＯＡＤ命令のベースアドレス指定
用のレジスタとして使用される。このような応用例にお
いては、一つのデータをメモリからレジスタに書き込み
をする毎にインクリメントレジスタＩｎのベースアドレ
スが自動的に定数ずつ増加されるので、連続するメモリ
領域のデータの読み出し処理を、通常のＬＯＡＤ命令を
用いて実行できる。

【００２１】図４にはモディファイドレジスタのＣ言語
的な定義並びにそれを用いた処理例が概念的に示され
る。モディファイドレジスタＭ（Ｒｅｇ〔Ｍ〕）は、前
記オペレーティング・リード・データ・レジスタＲｅｇ
〔Ｒ〕の範疇に含まれ、ｉ番目の命令の偏値（ｄｉｓ
ｐ）が負ならばモディファイドレジスタＭ（Ｒｅｇ
〔Ｍ〕）が保持する値を読み出しデータ（ｒｅａｄ ｄ
ａｔａ）とし、偏値（ｄｉｓｐ）が０または正ならばモ
ディファイドレジスタＭ（Ｒｅｇ〔Ｍ〕）の値からから
偏値を引いたものを読み出しデータ（ｒｅａｄ ｄａｔ
ａ）とする。また、読み出しが行われる毎に、モディフ
ァイドレジスタＭ（Ｒｅｇ〔Ｍ〕）の内容に偏値を加算
したデータを再びモディファイドレジスタＭ（Ｒｅｇ
〔Ｍ〕）に書き戻す。このモディファイドレジスタＭ
（Ｒｅｇ〔Ｍ〕）をＬＯＡＤ命令におけるベースアドレ
ス指定用のレジスタとして使用した応用例が同図に示さ
れる。この例は、偏値（ｄｉｓｐ）が負の場合であり、
モディファイドレジスタＭの定義における読み出しデー
タはモディファイドレジスタＭの値であるから、このと
きのメモリアクセスアドレスは、モディファイドレジス
タＭの値に偏値（ｄｉｓｐ）を加算した値（Ｒｅｇ
〔Ｍ〕＋ｄｉｓｐ）とされる。応用例における偏値（ｄ
ｉｓｐ）が正の場合の具体例は図示していないが、モデ
ィファイドレジスタＭの定義における読み出しデータは
モディファイドレジスタＭの値から偏値（ｄｉｓｐ）を
引いたものとされるから、このときのメモリアクセスア
ドレスは、モディファイドレジスタＭの値に等しい値
（Ｒｅｇ〔Ｍ〕−ｄｉｓｐ＋ｄｉｓｐ）になる。これに
より、スタック若しくはＦｉＦｏ（Ｆｉｒｓｔ−ｉｎ
Ｆｉｒｓｔ−ｏｕｔ）のプッシュ／ポップのためのポス
ト−インクリメント（Ｐｏｓｔ−Ｉｎｃｒｅｍｅｎｔ）
とプリ−デクリメント（Ｐｒｅ−Ｄｅｃｒｅｍｅｎｔ）
のアドレッシングを、通常のＬＯＡＤ命令により実現す
ることができるようになる。

【００２２】図５にはモディファイドインデックスレジ
スタのＣ言語的な定義が示される。モディファイドイン
デックスレジスタＭｉ（Ｒｅｇ〔Ｍｉ〕）は、図３のイ
ンクリメントレジスタＩｎ（Ｒｅｇ〔Ｉｎ〕）のオペレ
ーションで、定数（Ｃｏｎｓｔ）の代わりにｉ番目の命
令で指定されたレジスタＲｅｇ〔ｒ〕の値を使うもので
ある。図３の応用例にモディファイドインデックスレジ
スタＭｉ（Ｒｅｇ〔Ｍｉ〕）を用いる場合、予じめＲｅ
ｇ〔ｒ〕に適当な値を入れておくことにより、任意の値
でベースアドレスの増加が行える。

【００２３】図５には更にアライメントレジスタのＣ言
語的な定義並びにそれを用いた処理例が概念的に示され
る。アライメントレジスタＡＬ（Ｒｅｇ〔ＡＬ〕）は、
前記オペレーティング・ライト・データ・レジスタＲｅ
ｇ〔Ｗ〕の範疇に含まれ、インデックスで指定されるマ
スクパターンとアライメントレジスタＡＬ（Ｒｅｇ〔Ａ
Ｌ〕）への書き込みデータの各ビットごととの論理積を
採るものであり、その論理積の処理をした後のデータを
アライメントレジスタＡＬ（Ｒｅｇ〔ＡＬ〕）へ書き込
む。例えば応用例１のようにマスクパターン（ＡＬ０）
が上位ハーフワードは全て０、下位ハーフワードが全て
１と定義されているものとすると、ＬＯＡＤ命令のディ
スティネーションとして指定されたアライメントレジス
タＡＬ０には、下位ハーフワードにはメモリの対応する
ビットの値が、上位ハーフワードには全ビット０のデー
タが書き込まれる。このアライメントレジスタＡＬ０は
図６に示される応用例２のように、ディスティネーショ
ンのレジスタｔにデータを書き込む際の中間バッファと
して使用することもできる。図６においてその中間バッ
ファはＡｇ０、マスクパターンは（Ａｇ０）として図示
されている。したがって、応用例１，２に示すように、
アライメントレジスタＡＬを書き込みデータのディステ
ィネーション（又は中間バッファ）として指定すること
により、その書き込みデータとマスクパターンとの論理
積の処理とアライメントレジスタＡＬ（レジスタｔ）へ
の書き込み処理とが１命令（ＬＯＡＤ命令）で実行でき
る。

【００２４】図７にはキャリー／ボロー（Ｃａｒｒｙ／
Ｂｏｒｒｏｗ）レジスタのＣ言語的な定義並びにそれを
用いた処理例が概念的に示される。キャリー／ボローレ
ジスタＣ／Ｂ（Ｒｅｇ〔Ｃ／Ｂ〕）は、前記オペレーテ
ィング・ライト・データ・レジスタＲｅｇ〔Ｗ〕の範疇
に含まれ、キャリー／ボローレジスタＣ／Ｂ（Ｒｅｇ
〔Ｃ／Ｂ〕）への書き込みデータ（ｗｒｉｔｅ ｄａｔ
ａ）にプログラムステータスワードＰＳＷ（Ｐｒｏｇｒ
ａｍ Ｓｔａｔａｓ Ｗｏｒｄ）のキャリーやボローの
状態を表わすビット、すなわちＰＳＷ〔Ｃ／Ｂ〕の値を
加算してキャリー／ボローレジスタＣ／Ｂ（Ｒｅｇ〔Ｃ
／Ｂ〕）へ書き込むものである。。応用例のように加減
算命令（ＡＤＤ命令等）のディスティネーションをキャ
リー／ボローレジスタＣ／Ｂに指定することにより、１
命令の実行で、二つのレジスタａ，ｂの内容の加減算結
果に、さらに前回の演算で発生したキャリーもしくはボ
ローの値ＰＳＷ〔Ｃ／Ｂ〕を加えることができる。

【００２５】図８にはシフテッドレジスタＲｅｇ〔ｎ
ｉ〕のＣ言語的な定義並びにそれを用いた処理例が概念
的に示される。シフテッドレジスタｎｉ（Ｒｅｇ〔ｎ
ｉ〕）は、前記オペレーティング・リード・データ・レ
ジスタＲｅｇ〔Ｒ〕の範疇に含まれ、シフテッドレジス
タｎｉ（Ｒｅｇ〔ｎｉ〕）の内容をｉビットだけ左側に
シフトし、読み出しデータ（ｒｅａｄ ｄａｔａ）とし
て出力する。同図の応用例では、ＡＤＤ命令が示されて
いて、この命令を実行すると、シフテッドレジスタｎ２
から読み出されたデータは２ビット左シフトされた後に
レジスタｂの値と加算され、その加算結果のデータがデ
ィスティネーションのレジスタｔに書き込まれる。

【００２６】図９には図２から図８で説明した機能付き
レジスタを用いたデータ処理装置の一実施例ブロック図
が示される。同図に示されるデータ処理装置は、公知の
半導体集積回路製造技術によってシリコンのような１個
の半導体基板に形成され、命令制御部１、演算部２、命
令キャッシュメモリ３、及びデータキャッシュメモリ４
が代表的に示される。

【００２７】同図の演算部２に示されるＥ３は、図２か
ら図８で説明した各種機能付きレジスタの集合（以下単
に機能付きレジスタとも記す）である。演算部２におい
て、機能付きレジスタＥ３の機能実現に専用化された回
路ブロックとして、特に制限されないが、セレクタＥ
１、加算器Ｅ２、及び反転回路Ｅ４が新たに設けられ
る。マスク回路Ｅ５、セレクタＥ６、及びプリシフタＥ
７は、データ処理装置には通常設けられていると共に前
記機能付きレジスタＥ３の機能実現にも利用される回路
ブロックである。演算部２にはその他に、複数本のレジ
スタから成る汎用レジスタＥ８、プログラムカウンタ
（ＰＣ）Ｅ１０、算術論理演算器（ＡＬＵ）Ｅ９、及び
前回の演算で発生したキャリー又はボローの値ＰＳＷ
〔Ｃ／Ｂ〕等を保持しているプロセッサステータスワー
ドレジスタ（ＰＳＷ）Ｅ１１などが設けられている。Ｂ
１，Ｂ２，Ｂ３，Ｂ４は演算部２において代表的に示さ
れた内部バスであり、ＤＶ０〜ＤＶ９はバイパス用ドラ
イバである。また、機能レジスタ内のアライメントレジ
スタは、ＡＬ０の他にＡＬ１があり、それぞれのアライ
メントレジスタに対応してマスク回路のマスクパターン
が後述する制御信号Ｓ６により制御される。

【００２８】命令制御部１は命令キャッシュメモリ３か
らフェッチした命令を解読して、代表的に図示された各
種の制御信号Ｓ１乃至Ｓ１７などの制御信号を所定のタ
イミングを以って演算部２などに供給する。命令制御部
１には、オペランドデコーダＩ１、オペコードデコーダ
Ｉ２、ターゲットデコーダＩ３、及び制御ブロックＩ
４，Ｉ５が含まれる。オペコードデコーダＩ２は命令に
含まれるオペレーションコードを解読する。命令のその
他のフィールドは、特に制限されないが、オペレーショ
ンコードの種類に従って、オペランドデコーダＩ１やタ
ーゲットデコーダＩ３に供給される。オペランドデコー
ダＩ１は例えば命令のオペランド若しくはソース指定領
域を解読する。この領域に機能付きレジスタとしての前
記オペレーション・リード・データレジスタＲｅｇ
〔Ｒ〕が指定されている場合には当該レジスタの指定が
解読される。ターゲットデコーダＩ３は例えば命令のデ
ィスティネーション若しくはターゲット指定領域を解読
する。この領域に機能付きレジスタとしての前記オペレ
ーション・ライト・データレジスタＲｅｇ〔Ｗ〕が指定
されている場合には当該レジスタの指定が解読される。
オペランドデコーダＩ１及びターゲットデコーダＩ３に
よる解読結果は、汎用レジスタＥ８や機能付きレジスタ
Ｅ３の指定に利用される。また、オペランドデコーダＩ
１及びターゲットデコーダＩ３による解読結果は、オペ
コードデコーダの解読結果と共に制御ブロックＩ４にも
供給されて、セレクタＥ１，マスク回路Ｅ５，プリシフ
タＥ７の制御並びにキャリー／ボロー制御、そして、バ
イパス用ドライバＤＶ０〜ＤＶ９の開閉制御などに利用
される。

【００２９】ここで図１０を参照しながら汎用レジスタ
Ｅ８や機能付きレジスタＥ３の指定手法について説明す
る。双方のレジスタは共に、命令中におけるオペランド
並びにその他の情報のための指定フィールドで指定され
る。実際に命令中のどの領域すなわち第何ビット目から
第何ビット目迄を利用するかはオペレーションコードの
種類によって予め規定されている。例えば図１０に示さ
れるようにＬＡＯＤ命令が、オペコード（オペレーショ
ンコード）、オペランド、ディスティネーション、偏値
（ｄｉｓｐ）の各フィールドを有するとき、オペランド
又はディスティネーションの領域でレジスタが指定され
る。例えば汎用レジスタＥ８と機能付きレジスタＥ３に
含まれるレジスタが全部で２ⁿ個あるときには、ｎビッ
トの情報によって順番にレジスタ番号を指定することが
できる。また、図１０に示されるように、例えば、汎用
レジスタＥ８が８個の汎用レジスタＧＥＲｅｇ１〜ＧＥ
Ｒｅｇ８を含み、機能付きレジスタＥ３が７個の機能付
きレジスタＯＰＲｅｇ１〜ＯＰＲｅｇ７を含むとき、個
々のレジスタには同図に示される４ビットＢ３，Ｂ２，
Ｂ１，Ｂ０で規定される番号を割り当てることができ
る。このように規定した場合には、レジスタ指定情報Ｂ
３〜Ｂ０の最上位ビットＢ３の”０”は汎用レジスタＥ
８を指定するビットとみなされ、レジスタ指定情報の最
上位ビットＢ３の”１”は機能付きレジスタＥ３を指定
するビットとみなされる。したがって、このようにレジ
スタ番号の割り付けを行った場合、命令フォーマット中
のレジスタ指定領域には汎用レジスタを指定するのか或
は機能付きレジスタを指定するのかを指定するビットフ
ィールド（Ｂ３）が存在することになる。

【００３０】プログラムカウンタＥ１０で指定されたア
ドレスにある命令は、命令キャッシュメモリ３から読み
出され、命令制御部１へ送られる。命令制御部１は命令
中のオペコード及びオペランドなどをデコードし、その
デコード結果にしたがった各種制御信号などで演算部２
の動作を制御する。

【００３１】図１１及び図１２には図２から図８に示さ
れる各種機能付きレジスタに割当てられているオペレー
ションを図９の構成で実行するときの制御形態がパイプ
ライン形式で示される。同図に示されるパイプライン処
理は、命令フェッチ、命令デコード、演算、メモリアク
セス、及びレジスタライト／メモリストアの５段のパイ
プラインステージから構成され、機能付きレジスタを指
定した処理毎に、どのステージでどのような処理が行わ
れるかが示されている。同図において実線矢印はデータ
の流れ、破線矢印はアサートされた制御信号又はアドレ
ス信号の流れを意味する。そして信号に付された符号並
びにブロック内の符号は図９に示される符号に対応して
いる。図２乃至図８で説明した各種機能付きレジスタに
割当てられているオペレーションの一例を図９の構成に
即して説明していく。

【００３２】ＬＯＡＤ命令等の実行時に、命令デコード
ステージにおいて、ターゲットデコーダＩ３が、デコー
ドしたレジスタ番号がノットレジスタＮの場合は、マス
ク回路Ｅ５を介して読み出されるデータキャッシュメモ
リ４の読み出しデータ又は内部バスＢ２（以下書き込み
バスとも記す）に読み出されているデータのビット値
が、レジスタライトメモリストアステージでビット値を
反転させる反転回路Ｅ４により、反転させられレジスタ
選択制御信号Ｓ７により選択されるノットレジスタＮに
書き込まれる〔図１１（１），（２）〕。

【００３３】ＬＯＡＤ命令等の実行時に、命令デコード
ステージにおいて、ターゲットデコーダＩ３が、デコー
ドしたレジスタ番号がアライメントレジスタＡＬ０又は
ＡＬ１の場合は、ターゲットデコーダＩ３のデコード値
により指定されたアライメントレジスタＡＬ０又はＡＬ
１に対応するマスク回路Ｅ５のマスクパターンが、上記
デコード値に基づいて、制御ブロックＩ４から出力され
る制御信号Ｓ６により選択される〔図１２（１１）〕。
そして、レジスタライトメモリストアステージにおい
て、データキャッシュメモリ４の読み出しデータ、内部
バスＢ４（以下アドレスバスとも記す）に読み出されて
いるデータ又は内部バスＢ５（以下書き込みバスとも記
す）に読み出されているデータと選択されたマスクパタ
ーンとが、マスク回路Ｅ５により論理積がとられ、その
論理積が施されたデータ、すなわち、マスク処理（以下
アライメント処理とも記す）が施されたデータが、レジ
スタ選択制御信号Ｓ７により選択されるアライメントレ
ジスタＡＬ０又はＡＬ１に書き込まれる〔図１２（１
３）〕。またアライメントレジスタＡＬ０又はＡＬ１を
図６の応用例２のように中間バッファとして用いる場
合、アライメントレジスタＡＬ０又はＡＬ１に書き込ま
れたデータを、さらに他のレジスタ、例えば汎用レジス
タＥ８内の所定のレジスタ等に内部バスＢ１（以下ソー
スバスとも記す）・Ｂ２等を介して書き込む。

【００３４】オペランドデコーダＩ１がデコードしたレ
ジスタ番号が機能付きレジスタＥ３に含まれるレジスタ
であって、そのレジスタが前記シフテッドレジスタ（ｎ
ｉ）ならば、データは、ｉに対応するビット数だけデー
タを左シフトするように、プリシフタＥ７が制御信号Ｓ
１により制御される。すなわち、図１２に示されるよう
に、命令デコードステージにおいてオペランドデコード
が行われて当該シフテッドレジスタｎｉの指定が解読さ
れると、当該ステージにおいてレジスタ選択制御信号Ｓ
７により選択される機能付きレジスタＥ３に含まれるシ
フテッドレジスタｎｉからデータが内部バスＢ１に読出
される〔図１２（１４），（１５）〕。次の演算ステー
ジでは、オペランドデコードによって得られた制御信号
Ｓ１によってプリシフタＥ７が制御されて、前記読み出
しデータに対するシフト動作が行われる。シフトされた
データの処理は、当該シフテッドレジスタを指定した命
令のオペレーションコードに従って処理される〔図１２
（１６）〕。図８の応用例の場合だと、シフト処理され
たデータは、算術論理演算器Ｅ９に入力される。そして
演算ステージで算術論理演算器Ｅ９により、汎用レジス
タＥ８内のレジスタｂに格納されているデータと加算処
理が施されてレジスタライトメモリストアステージで汎
用レジスタＥ８内のレジスタｔに、その加算処理結果の
データが格納される〔図１２（１６），（１７）〕。

【００３５】また命令デコードステージでオペランドデ
コーダＩ１がデコードしたレジスタ番号が機能付きレジ
スタＥ３に含まれるインクリメントレジスタＩｎの場
合、レジスタ選択制御信号Ｓ７により選択される当該レ
ジスタから読み出されたデータは内部バスＢ１及びプリ
シフタＥ７を通って算術論理演算器Ｅ９へ送られると同
時に、内部バスＢ１を通って加算器Ｅ２へ送られる〔図
１１（３），（５）〕。この加算器Ｅ２の他方の入力に
は、オペランドデコーダＩ１で解読されたインクリメン
トレジスタＩｎの選択制御信号Ｓ３によってセレクタＥ
１で選択された固定値＋１が供給され、これによって、
演算ステージで前記インクリメントレジスタＩｎの読み
出し値に１が加算される〔図１１（８）〕。そしてレジ
スタライトメモリストアステージで、その格納されたデ
ータが、書き込みバスＢ５を通じて再びインクリメント
レジスタＩｎへ書き戻される〔図１１（９）〕。インク
リメントレジスタＩｎの値が次ステージで使用されると
きは、制御ブロックＩ４でそれを検出し、バイパス用ド
ライバＤＶ０またはＤＶ１を、制御信号Ｓ４またはＳ５
をアサートすることによりイネーブル状態（開状態）に
して、加算器Ｅ２の加算結果のデータをソースバスＢ１
に直接出力しておく〔図１（１０）〕。図３の応用例の
場合、算術論理演算器Ｅ９には、インクリメントレジス
タＩｎの読み出しデータの他にプリシフタＥ７を介し
て、偏値ｄｉｓｐが供給されている。算術論理演算器Ｅ
９は、これを加算することにより、データキャッシュメ
モリ４のアドレス計算をする〔図１１（６）〕。その後
のステージ〔図１１（４），（７）〕については、モデ
ィファイドレジスタＭの動作説明時に説明する。

【００３６】命令デコードステージでオペランドデコー
ダＩ１がデコードしたレジスタ番号が機能付きレジスタ
Ｅ３に含まれる前記モディファイドレジスタＭの場合、
選択制御信号Ｓ３がセレクタＥ１の出力として偏値ｄｉ
ｓｐを選択して加算器Ｅ２の片方の入力に偏値ｄｉｓｐ
を供給し、レジスタ選択制御信号Ｓ７により選択される
当該レジスタのデータが内部バスＢ１を介して加算器Ｅ
２の他方の入力に供給される〔図１１（３），
（５）〕。演算ステージで加算器Ｅ２は、モディファイ
ドレジスタＭのデータの値と偏値ｄｉｓｐとを加算する
〔図１２（８）〕。そして、レジスタライトメモリスト
アステージで、その加算されたデータが、内部バスＢ５
を通じて再びモディファイドレジスタＭへ書き戻される
〔図１２（９）〕。次ステージでモディファイドレジス
タＭの値が使用されるときは制御ブロックＩ４でそれを
検出し、バイパス用ドライバＤＶ０またはＤＶ１を、制
御信号Ｓ９またはＳ５によりイネーブル状態にして、加
算器Ｅ２の出力値を直接ソースバスＢ１へ出力しておく
〔図１１（１０）〕。また、モディファイドレジスタＭ
から読み出されたデータは、内部バスＢ１を介してプリ
シフタＥ７へも送られている。このとき、制御ブロック
Ｉ４は当該偏値ｄｉｓｐが負であるのか０又は正である
のかを判定し、さらにオペコードデコーダＩ２の解読結
果に基づいて、オペレーションコードに規定される命令
がＬＯＡＤ命令か否かを判定する。そして制御ブロック
Ｉ４は、当該偏値ｄｉｓｐの判定結果と上記命令の判定
結果に基づいて、制御信号Ｓ１をプリシフタＥ７に出力
する。プリシフタＥ７は、算術論理演算器Ｅ９の片方の
入力に、モディファイドレジスタＭから読み出されたデ
ータを供給する。さらに、上記命令の判定結果がＬＯＡ
Ｄ命令の場合、プリシフタＥ７は、制御信号Ｓ１に基づ
いて、偏値ｄｉｓｐが正又は０ならば０を負ならば偏値
ｄｉｓｐを選択して、算術論理演算器Ｅ９の他方の入力
に供給する。尚、オペコードデコーダＩ２がデコードし
た命令が、ＬＯＡＤ命令で、そしてオペランドデコーダ
Ｉ１がデコードしたレジスタ番号がモディファイドレジ
スタＭ以外の場合、プリ下Ｅ７は、制御信号Ｓ１に基づ
いて、アドレッシングの種類によってデータを選択し
（インデックスアドレッシング時はソースバスＢ１のデ
ータを、偏値アドレッシング時は偏値ｄｉｓｐを選択し
て）、算術論理演算器Ｅ９へ送る。演算ステージで、デ
ータキャッシュメモリ４のアドレスがモディファイドレ
ジスタＭから読み出されたデータと偏値ｄｉｓｐ又は０
とを算術論理演算器Ｅ９が加算することにより計算され
る〔図１１（６）〕。このアドレス計算は、図４の応用
例を実現することになる。すなわち算術論理演算器Ｅ９
の出力の値は、モディファイドレジスタＭの読み出され
たデータをＭ´として示すと、偏値ｄｉｓｐが負の時”
Ｍ´＋ｄｉｓｐ”で、正又は０の時”Ｍ´”であり、応
用例のメモリアクセスアドレスと内容的には同一であ
る。算術論理演算器Ｅ９で計算されたアドレスは、アド
レス信号として、アドレスバスＢ４へ送られ、これによ
り、データキャッシュメモリ４がそのアドレスに格納さ
れているデータを読み出しデータとして、マスク回路Ｅ
５へ出力する〔図１１（４）〕。レジスタメモリストア
ステージで、マスク回路Ｅ５は制御信号Ｓ６により制御
され、ターゲットデコーダＩ３のデコードにより得られ
た書き込み先が汎用レジスタＥ８やアライメントレジス
タ以外のオペレーティングレジスタの場合、マスク回路
Ｅ５は、アライメント処理を実行せずに、上記書き込み
先のレジスタに上記読み出しデータを書き込む。また、
書き込み先がアライメントレジスタＡＬ０ならば、マス
ク回路Ｅ５は、そのレジスタＡＬ０に対応したマスクパ
ターンのアライメント処理を上記読み出しデータに対し
て行い、アライメントレジスタＡＬ０若しくはアライメ
ントレジスタＡＬ０を中間バッファとしてその他のレジ
スタへデータを書き込む〔図１１（７）〕。

【００３７】オペランドデコーダＩ１がデコードしたレ
ジスタ番号がモディファイドインデックスレジスタＭｉ
の場合、制御信号Ｓ３がセレクタＥ１の出力としてソー
スバスＢ１を選択することにより、モディファイドイン
デックスレジスタＭｉの値のデータと任意のレジスタの
値のデータとの加算が演算ステージにおいて加算器Ｅ２
で行われる。以後の動作は、インクリメントレジスタＩ
ｎのときと同様である。

【００３８】命令デコードステージで算術演算時のデー
タの書き込み先としてターゲットデコーダＩ３のデコー
ドしたレジスタ番号がキャリー／ボローレジスタＣ／Ｂ
を指定すると、制御ブロックＩ４がそれを検出して、制
御信号Ｓ２により、算術論理演算器Ｅ９の最下位ビット
のキャリー入力として前回の演算時のキャリー又はボロ
ーの値ＰＳＷ〔Ｃ／Ｂ〕のデータが選択される〔図１２
（１８）〕。演算ステージで算術論理演算器Ｅ９は２つ
のデータとＰＳＷ〔Ｃ／Ｂ〕のデータを加算する〔図１
２（１９）〕。その加算結果のデータは、内部バスＢ２
を通してキャリー／ボローレジスタＣ／Ｂへ書き込まれ
る〔図１２（２０）〕。尚、データの書き込み先がキャ
リー／ボローレジスタＣ／Ｂ以外の場合は、セレクタＥ
６の出力は０が選ばれる。

【００３９】図１３には前記マスク回路Ｅ５の一例が示
される。尚、図１３中のＳ６ａ〜Ｓ６ｃは、前記制御信
号Ｓ６に含まれる制御信号であり、Ｇ０ａ〜Ｇ２３ａ，
Ｇ１ｂ〜Ｇ２３ｂ及びＧ０ｃ〜Ｇ２３ｃは、それぞれ制
御信号図Ｓ６ａ〜Ｓ６ｃにより開閉制御されるゲート回
路である。図１３に示される例は、レジスタのビット数
が最大３２ビットの場合であり、入力に対してマスクせ
ずに出力する態様、入力の上位３バイト（ビット００〜
ビット２３）をマスクして出力する態様、入力に上位ハ
ーフワード（ビット００からビット１６）をマスクして
出力する態様を有し、各態様は制御信号Ｓ６ａ，Ｓ６
ｂ，Ｓ６ｃによって択一的に選択される。すなわち、ビ
ット２４〜ビット３１は入力から出力に至るスルーの信
号経路を有する。ビット００〜ビット２３には、Ｅ５ａ
の領域に示されるように制御信号Ｓ６ａで開閉制御され
るゲート回路Ｇ０ａ〜Ｇ２３ａを介して入力を選択的に
出力に伝達する信号経路と、Ｅ５ｂの領域に示されるよ
うに制御信号Ｓ６ｂで開閉制御されるゲート回路Ｇ０ｂ
〜Ｇ２３ｂを介して論理値”０”の信号ビットを選択的
に出力に伝達する信号経路とが設けられる。ビット００
〜ビット２３には、Ｅ５ｃ−１の領域に示されるように
制御信号Ｓ６ｃで開閉制御されるゲート回路Ｇ０ｃ〜Ｇ
１５ｃを介して論理値”０”の信号ビットを選択的に出
力に伝達する信号経路及びＥ５ｃ−２の領域に示される
ように制御信号Ｓ６で開閉制御されるゲート回路Ｇ１６
ｃ〜Ｇ２３ｃを介して入力を選択的に伝達する信号経路
が設けられる。前記夫々のゲート回路は、特に制限され
ないが、クロックドインバータのような３ステート出力
回路を含んで構成される。

【００４０】ターゲットレジスタとしてアライメントレ
ジスタＡＬ０及びＡＬ１が指定されない時（通常時）
は、制御信号Ｓ６ａのみアサートされ、Ｅ５ａに含まれ
るゲート回路Ｇ０ａ〜Ｇ２３ａがオン状態にされ、入力
信号はそのまま対応するビットへ出力される。ターゲッ
トレジスタとして、下位１バイトのみ“１”であるマス
クパターンを持つアライメントレジスタＡＬ０又はＡＬ
１が選択された時は、制御信号Ｓ６ｂのみがアサートさ
れ、Ｅ５ｂに含まれるゲート回路Ｇ０ｂ〜Ｇ２３ｂがオ
ン状態にされ、入力信号の下位１バイトが、対応するビ
ットに出力され、その他の上位３バイトには、“０”が
出力される。ターゲットレジスタとして下位ハーフワー
ドのみ“１”であるマスクパターンを持つアライメント
レジスタＡＬ１又はＡＬ０が選択された時は、制御信号
Ｓ６ｃのみがアサートされ、Ｅ５ｃ−１及びＥ５ｃ−２
に含まれるゲート回路Ｇ０ｃ〜Ｇ２３ｃがオン状態にさ
れ、入力信号の下位ハーフワードが、対応するビットに
出力され、その他の上位ハーフワードには、“０”が出
力される。

【００４１】図１４には図９に示されるデータ処理装置
のチップ平面が概略的に示される。同図において３は命
令キャッシュメモリ（ＣＣ）、４はデータキャッシュメ
モリ（ＤＣ）、２は演算部（ＥＵ）、１は命令制御部
（ＩＵ）、９はメモリ制御用ランダム論理（ＭＵ）及び
システムバス制御部（ＰＵ）、６は命令用タグキャッシ
ュメモリ（ＣＡ）、７はデータ用タグキャッシュメモリ
（ＤＣ）、５は命令用アドレス変換バッファ（ＣＴ）、
７はデータ用アドレス変換バッファ（ＤＴ）、１０は入
出力部（Ｉ／Ｏ）である。

【００４２】図１５には機能付きレジスタをサポートし
ていないデータ処理装置と本発明に係る機能付きレジス
タをサポートするデータ処理装置の、パイプラインステ
ージで区切った動作フローチャートの一例が示される。
機能付きレジスタをサポートしていない場合には、命令
フェッチサイクルで図９の命令キャッシュメモリ３から
命令をフェッチし、デコードサイクルでフェッチした命
令のオペコードデコードとオペランドデコードを行い、
オペランドデコードによって示されるレジスタの内容を
汎用レジスタから算術論理演算器に送る。演算サイクル
では、オペコードデコードで指示された演算を、フェッ
チしたレジスタの内容に対して算術論理演算器が行う。
指示された演算がＬＯＡＤもしくはＳＴＯＲＥ命令なら
ば、続くメモリアクセスサイクルで、アクセスするメモ
リのアドレスと（ＳＴＯＲＥ時は）書き込むデータをデ
ータキャッシュメモリへ送る。そして、レジスタライト
・メモリストアサイクルで、演算したデータを汎用レジ
スタまたはデータキャッシュメモリへ書き込む。命令が
データのアライメントを指示するものであれば、このサ
イクルでそれを行った後に書き込みを行う。

【００４３】機能付きレジスタをサポートする場合に
は、デコードサイクルでデコードしたオペランドが、イ
ンクリメントレジスタＩｎ、モディファイドレジスタ
Ｍ、インクリメントモディファイドレジスタＭｉのと
き、次の演算ステージにてアドレスモディファイ・イン
クリメントを行う。また、デコードしたオペランドがシ
フテッドレジスタｎｉの場合、演算サイクルで、演算・
メモリアドレス計算を行う際に、あらかじめｉビットだ
けデータをプリシフトする。

【００４４】データの書き込み先のレジスタとして、ア
ライメントレジスタＡＬ０又はＡＬ１、ノットレジスタ
Ｎが指定されたときは、レジスタライト・メモリストア
ステージにてデータのマスクあるいはビット反転を行っ
てからデータ書き込みを行う。また書き込み先のレジス
タがキャリー／ボローレジスタＣ／Ｂならば、演算ステ
ージで演算を行う時に、キャリー／ボローの値を算術論
理演算器Ｅ９の最下位ビットに入力する。

【００４５】上記実施例によれば以下の作用効果があ
る。 （１）本実施例に係る機能付きレジスタをサポートする
データ処理装置では、上述した多様なアドレッシングモ
ードや複合命令等を、レジスタに機能を持たせることに
より行う。即ち、命令数を増加させる代わりに機能付の
レジスタを設け、オペコード領域のビット数の増加をオ
ペランド領域とターゲット領域のビット数で吸収する。
これに比べて、機能付きレジスタをサポートしていない
データ処理装置では、アドレッシングの方式を多様化し
たり幾つかの命令を組み合わせた複合命令を追加したり
してＣＩＳＣ的な機能を基本的な命令セットに持たせよ
うとすると、命令数を増加することになり、命令フォー
マット中、オペコードフィールドのビット数が増加して
しまい、オペコードデコーダの論理規模が大きくなり、
命令デコード時間の増加、即ちデータ処理装置の動作周
波数を低下させてしまうことになる。この相違は、図１
６からも明らかなように、本実施例データ処理装置では
機能拡張に際してオペレーションコード領域のビット数
並びにオペコードデコーダの論理規模の増大は全くな
い。これに対して、機能付きレジスタをサポートしない
従来方式ではオペレーションコード領域のビット数並び
にオペコードデコーダの論理規模は著しく増大する。 （２）更に、基本命令としてのオペレーションコードと
オペランド保持領域としての機能付きレジスタとの組み
合わせにより多様な機能を実現できるので、一つの機能
付きレジスタを設ければ複数の命令若しくはオペレーシ
ョンコードと組み合わせて使用できることになり、複数
の機能を実現できる。例えば、ロード・アンドインクリ
メントと、インクリメントと、ストア・アンド・インク
リメントの機能を付加しようとするとき、従来方式で
は、それらに個々に対応した命令若しくはオペレーショ
ンコードを追加することになるが、本発明ではインクリ
メント・レジスタを１個追加するだけで済む。したがっ
て、データ処理装置に追加した機能の数に比べて、追加
すべき機能付きレジスタの数は比較的小数で済み、オペ
ランド領域とターゲット領域のビット数の増加があまり
大きくならない。したがって、機能付きレジスタによっ
てデータ処理装置の機能を拡張しても、命令のオペラン
ドやターゲットの指定領域のビット数、そしてオペラン
ドデコーダ並びにターゲットデコーダの論理規模の増大
を最小限に抑えることができる。 （３）図２から図８までのオペレーティングレジスタを
用いて、ＰＡ−Ｒｉｓｃで定義される命令と同様な機能
を実現した場合の命令数の削減を本発明者が試算したと
ころ、例えば、全命令セット１２１命令のうち、前記各
種機能付きレジスタを用いた効果により、２６命令を削
減できる。これは元の命令数の２１％に相当する。

【００４６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
機能付きレジスタの種類は図２から図８で説明したもの
に限定されず、その他の機能を実現するようにもでき
る。以上の説明では主として本発明者によってなされた
発明をその背景となった利用分野である汎用レジスタ方
式のデータ処理装置に適用した場合について説明した
が、本発明はそれに限定されるものではなく、アキュム
レータ方式のデータ処理装置などにも適用可能である。
また、専用的な処理に専ら適用されるようなデータ処理
装置の場合にも汎用レジスタを不要にすることができ
る。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４８】（１）レジスタに対するデータの書き込み
または読み出し時に、そのデータに対して特定の処理を
施す機能を予め所定のレジスタ（機能付きレジスタ）に
割当て、その機能付きレジスタを命令中にで指定するこ
とにより、そのデータに対して、命令のオペレーション
コードによって規定される命令の処理と機能付きレジス
タの有する特定機能とを組み合わせた多様なデータ処理
を実現することができる。換言すれば、命令数の増加を
抑えて、多様なアドレッシングモードや複合命令による
処理と同等の機能を実現できる。 （２）命令のオペレーションコードによって規定される
命令の処理と機能付きレジスタの有する特定機能とを組
み合わせて多様なデータ処理を実現することにより、命
令セットの命令数を増加することなしに、換言すれば、
オペレーションコードのビット数を増大させることな
く、データ処理装置による処理を多様化若しくは多機能
化することができ、オペレーションコードのデコード論
理に代表されるような命令制御部のハードウェアの増大
を極力抑えて多様な機能を実現できる。これにより更
に、命令制御部の命令デコーダ等のランダムロジックの
論理規模が大きくならずに済み、ＬＳＩの性能低下も防
止できる。 （３）上記によって実現される多様な機能は一つの命令
中のオペランド指定領域などでの機能付きレジスタの指
定で行われ、且つ、その機能付きレジスタに割当てれれ
る固有の機能は当該レジスタに対するデータの書き込み
または読み出し時に行われるので、機能拡張に伴って実
行すべき命令数が増えず、このことは、高機能な処理を
少ないステップ数を以って実現できることも意味する。 （４）基本命令としてのオペレーションコードとオペラ
ンド保持領域としての機能付きレジスタとの組み合わせ
により多様な機能を実現できるので、一つの機能付きレ
ジスタを設ければ複数の命令若しくはオペレーションコ
ードと組み合わせて使用できることになり、複数の機能
を実現できる。したがって、データ処理装置に追加した
機能の数に比べて、追加すべき機能付きレジスタの数は
比較的小数で済み、オペランド領域とターゲット領域の
ビット数の増加があまり大きくならない。これにより、
機能付きレジスタによってデータ処理装置の機能を拡張
しても、命令のオペランドやターゲットの指定領域のビ
ット数、そしてオペランドデコーダ並びにターゲットデ
コーダの論理規模の増大を最小限に抑えることができ
る。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置の機能付きレジス
タの定義と機能の一例説明図である。

【図２】機能付きレジスタの一例であるノット・レジス
タのＣ言語的な定義並びにそれを用いた処理例を概念的
に示す説明図である。

【図３】機能付きレジスタの一例であるインクリメント
レジスタのＣ言語的な定義並びにそれを用いた処理例を
概念的に示す説明図である。

【図４】機能付きレジスタの一例であるモディファイド
レジスタのＣ言語的な定義並びにそれを用いた処理例を
概念的に示す説明図である。

【図５】機能付きレジスタの一例であるモディファイド
インデックスレジスタ並びにアライメントレジスタのＣ
言語的な定義並びにそれを用いた処理例を概念的に示す
説明図である。

【図６】前記アライメントレジスタを用いた別の処理例
を示す説明図である。

【図７】機能付きレジスタの一例であるキャリー／ボロ
ーレジスタのＣ言語的な定義並びにそれを用いた処理例
を概念的に示す説明図である。

【図８】機能付きレジスタの一例であるシフテッドレジ
スタのＣ言語的な定義並びにそれを用いた処理例を概念
的に示す説明図である。

【図９】図２から図８で説明した機能付きレジスタを用
いたデータ処理装置の一実施例ブロック図である。

【図１０】機能付きレジスタ及び汎用レジスタの指定方
式を示す一例説明図である。

【図１１】機能付きレジスタのオペレーションを図９の
構成に即して実行するときの制御方式をパイプライン形
式で示す一例説明図である。

【図１２】図１１とは別の機能付きレジスタのオペレー
ションを図９の構成に即して実行するときの制御方式を
パイプライン形式で示す一例説明図である。

【図１３】マスク回路の一例回路図である。

【図１４】図９に示されるデータ処理装置のチップ平面
図である。

【図１５】機能付きレジスタを有しないデータ処理装置
と本発明に係るデータ処理装置の、パイプラインステー
ジで区切った一例動作フローチャートである。

【図１６】命令のフォーマットとハードウェアとの関係
を示した説明図である。

【符号の説明】

Ｎ ノットレジスタ Ｉｎ インクリメントレジスタ Ｍ モディファイドレジスタ Ｍｉ モディファイドインデックスレジスタ ＡＬ０ アライメントレジスタ Ａｇ０ アライメントレジスタ（中間バッファ） Ｃ／Ｂ キャリー／ボローレジスタ ｎｉ シフテッドレジスタ １ 命令制御部 Ｉ１ オペランドデコーダ Ｉ２ オペコードデコーダ Ｉ３ ターゲットデコーダ Ｉ４、Ｉ５ その他の制御ブロック ２ 演算部 Ｅ１ セレクタ Ｅ２ 加算器 Ｅ３ 機能付きレジスタ Ｅ４ 反転回路 Ｅ５ マスク回路 Ｅ６ セレクタ Ｅ７ プリシフタ Ｅ８ 汎用レジスタ Ｅ９ 算術論理演算器 Ｅ１０ プログラムカウンタ Ｂ３〜Ｂ０ レジスタ指定情報 Ｂ３ 汎用レジスタ／機能付きレジスタ指定ビット

Claims (11)

【特許請求の範囲】
1. 【請求項１】 命令制御部の制御に基づいて命令を実行
   部で実行するデータ処理装置において、前記実行部に単
   数若しくは複数の機能付きレジスタを設けたものであっ
   て、 前記機能付きレジスタは、命令中でその利用が指定さ
   れ、それを指定する命令のオペレーションコードで指示
   される処理によって当該機能付きレジスタから読出さた
   情報或は書き込まれるべき情報に対して、当該オペレー
   ションコードで指定される処理とは別の特定の処理を付
   加する機能が予め割当てられたレジスタであることを特
   徴とするデータ処理装置。
2. 【請求項２】 前記機能付きレジスタは、これに書き込
   むべきデータの各ビット値を反転して保持するノットレ
   ジスタであり、当該ノットレジスタの入力には反転回路
   が接続されて成るものである請求項１記載のデータ処理
   装置。
3. 【請求項３】 前記機能付きレジスタは、それが保持す
   る値の読み出しが指定されることによって、当該読み出
   しデータに所定の定数を加算した値を再度保持するイン
   クリメントレジスタであり、前記加算すべき定数を選択
   して出力する選択回路と、選択回路の出力と前記インク
   リメントレジスタの出力を加算して当該インクリメント
   レジスタの入力に供給する加算器とを備えて成るもので
   ある請求項１記載のデータ処理装置。
4. 【請求項４】 前記機能付きレジスタは、これを指定す
   る命令の偏値が負ならば保持値をリードデータとして前
   記命令による処理に引渡し、また、偏値が０または正な
   らば保持値から偏値を引いたものをリードデータとして
   前記命令による処理に引渡し、且つ、リードデータを引
   渡した後に当該保持値に前記偏値を加算した値を次の保
   持値として更新するモディファイドレジスタである請求
   項１記載のデータ処理装置。
5. 【請求項５】 前記機能付きレジスタは、書き込みデー
   タに対してマスクパターンとの論理積が採られたものを
   保持するアライメントレジスタである請求項１記載のデ
   ータ処理装置。
6. 【請求項６】 機能付きレジスタは、書き込むべきデー
   タにプログラムステータスワードのキャリー又はボロー
   の状態を表わすビットの値を加算したものを保持するキ
   ャリー／ボローレジスタである請求項１記載のデータ処
   理装置。
7. 【請求項７】 前記機能付きレジスタは、保持値の値を
   所定ビットだけ所定方向にシフトさせた値を、そのリー
   ドデータとして命令の処理の引渡すシフテッドレジスタ
   である請求項１記載のデータ処理装置。
8. 【請求項８】 命令の記述に従って処理を行うデータ処
   理方法において、 前記命令の記述は、オペレーションコードと、オペレー
   ションコードで指定された処理に利用すべきレジスタの
   指定情報とを含み、 その命令中で指定されたレジスタに予め割当てられてい
   る固有のオペレーションを、当該レジスタの保持値に対
   して行い、その結果を前記レジスタからの読み出しデー
   タとしてオペレーションコードで指定された処理に引渡
   す処理を行うことを特徴とするデータ処理方法。
9. 【請求項９】 前記オペレーションコードで指定された
   処理に引渡した後、その引渡したリードデータを当該レ
   ジスタに書き戻す処理を更に含む請求項８記載のデータ
   処理方法。
10. 【請求項１０】 命令の記述にしたがって処理を行うデ
    ータ処理方法において、 前記命令の記述は、オペレーションコードと、オペレー
    ションコードで指定された処理に利用すべきレジスタの
    指定情報とを含み、 その命令中で指定されたレジスタに予め割当てられてい
    る固有のオペレーションを、その命令のオペレーション
    コードによって当該レジスタへの書き込みが指定された
    データに対して行い、これを当該レジスタに書き込む処
    理を行うことを特徴とするデータ処理方法。
11. 【請求項１１】 前記命令は、予め固有のオペレーショ
    ンが割当てられている前記レジスタとそれ以外の汎用レ
    ジスタとを区別可能なビットフィールドを前記レジスタ
    指定情報のためのフィールドに有するものである請求項
    ９又は１０記載のデータ処理方法。