JPH03201030A - プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、マイクロプロセッサにおいて使用される命令
デコーディング装置に関する。

〔発明の背景〕

マイクロプロセッサや他のコンピュータは、マクロ・レ
ベルの命令をデコードするデコーダを使用しなければな
らない場合がよくある。実際には、命令はデコーダによ
シ翻訳され、かつデコーダは、命令を実行するためプロ
セッサにおいて何を行なうべきかを決定する。多くの場
合、マイクロプロセッサは、マイクロ・レベルの命令（
マイクロコード）を記憶するメモリを含み、デコーダは
、マイクロコードにルックアップを供給する。

あるマイクロプロセッサでは、マクロ・レベルの命令は
、固定長（たとえば、３２ビツト）で、他のマイクロプ
ロセッサでは、命令は異なる長さである。たとえば、デ
コーダは、命令に訃ける所定のフィールドをどこで見つ
けたらよいのか分っているので、固定長の命令をデコー
ドする方が、はるかに簡単な作業である。これに対して
、可変長の命令の場合、たとえば、中間データ・フィー
ルドがあるかもしれないし、筐たばないかもしれ危いし
、さらに命令にかける開始点が変化する。

インテル３８６マイクロプロセツサ（インテルレよび３
８６は、インテル・コーボレ〜ジョンの登録商標である
）は、可変長命令に関するマイクロプロセッサの一例で
ある。命令の幅は、シ＜つかのＭＯＶＥ命令のような１
バイトでよいが、最高８バイト（プレフィックスなしン
まで可能である。さらに、命令プレフィックスまたはオ
ーバライドでは、命令の長さは、実質的にさらに長くて
もよい（たとえば、１５バイト）。単一のバスにおいて
これら可変長の命令をデコードする単一のデコーダは、
比較的複雑で、その上比較的大きな基板面積を費やして
しまう。

インテル３８６では、可変長の命令は、いくつかのコン
ピュータ・サイクルの進行に訃いてデコードされる。他
のフィールドが続いている命令プレフィックスが最初に
調べられる。命令の実行は、デコーディングが終了した
後開始する。多くの命令に関し、インテル３８６は、デ
コーディングするのにいくつかのサイクルを必要として
いる。たとえば、ＬＯＡＤは、デコードされるべき命令
に対して４つのサイクルを必要とし、５ＴＯＲＥは、２
つのサイクルが必要で、ＪＵＭＰは３サイクルから４．
２５サイクルを必要としている。命令を完全にデコード
する前に、平均して約３サイクルが必要である。しかし
、後述するように、本発明では、命令をデコードする方
法訃よびパイプラインとにより１これら時間は大幅に低
減され、デコーディング時間は、平均的１．８サイクル
に低下する。

本発明は、インテル３８６マイクロプロセツサのバージ
ョンを改善したマイクロプロセッサにおいて使用される
。インテル３８６マイクロプロセツサについては、多く
の印刷物に釦いて述べられている。また、このマイクロ
プロセッサのプログラミングについては、１９８７年５
ＹＢＥＸによジ発表された、クロフォード唄よびゲルシ
ンガによる１８０３８６のプログラミング」に３いて述
べられている。

〔発明の概要〕

プリフェッチされた命令を記憶する記憶装置と、異なる
長さの命令をデコードするデコーディング装置とを有す
る改善されたマイクロプロセッサについて説明する。改
善されたマイクロプロセッサは、２つのステージす碌わ
ちセクションを含んでいるデコーディング装置を使用し
ている。第１セクションは、第２セクションが前の命令
の第２フィールドに基いて実行をセットアツプしている
間に同時に１つの命令の第１フィールドをデコードする
。すなわち、第１釦よび第２セクションは、命令をパイ
プラインし、それを並列に操作する。

本実施例では、第１セクションは、Ｏｐコードと、アド
レス・モード、スケーリング・ファクタおよび基底およ
び指標レジスタを表しているビットをデコードする。第
２セクションは、アドレス移動および中間データ・フィ
ールドの使用を制御する。第１セクションは、記憶装置
に関するポインタを発生し、各セクションが命令の正し
いフィールドを受信することができるようにする。各セ
クションは、記憶装置からのどんなバイトも受信できる
。

本発明の他の特徴は、本発明の詳細な説明から明らかに
されるであろう。

以下、添付の図面に基いて、本発明の実施例に関し説明
する。

〔実施例」 プリフェッチされた命令に関して特に有用なマイクロプ
ロセッサの命令デコーディング装置について説明する。

以下の記載において、特定のビット数など多くの特定の
詳細な記載は、本発明の理解を助けるためのものであっ
て、本発明はこれら詳細な記載に限定されるものではな
いことは当業者には明白であろう。筐た、周知の処理技
術、デコーディング技術、訃よび回路についての詳細な
記載は、本発明を不明瞭にしないよう省略する。

本発明は、インテル２８６会よび３８６フア□リーのマ
イクロプロセッサの次のマイクロプロセッサを設計して
いる際に得られたものである。このため、インテル３８
６マイクロプロセツサを理解することによシ、本発明の
意図を十分に認識することができる。この動作は、この
マイクロプロセッサに関する多くの出版物の他、１９８
７年５ＹＢＫＸによシ発表された、クロフォード釦よび
ゲルシンガれている。

本発明が実施されるマイクロプロセッサの概要本発明が
実施されるマイクロプロセッサは、相補形金属酸化膜半
導体（０ＭＯ８）　　技術で製造された３２ビツト・マ
イクロプロセッサである。これは、単一基板に中央処理
装置（ＣＰＵ）に関連した装置だけでなく、キャッシュ
・メモリ訃よび浮動小数点装置をさらに有している。改
善された本発明の命令デコーディング装置により、多く
の命令に対して単一サイクルの命令実行を実現すること
ができる。

第１図において、マイクロプロセッサの主装置として、
バス・インタフェイス装置１０が示されている。この装
置は、マイクロプロセッサの内部バス、たとえばキャッ
シュ・メモリ１１およびプリフエツチャ１２と、外部デ
ータ・メモリ装置からデータをフェッチするため応答可
能な外部バスとの間で必要なインタフェイスを行なう。

外部３２ビツト・アドレス・バスと３２ビツト・データ
・バスが使用される。ここに示されているマイクロプロ
セッサにおいて使用される特定のインタフェイス装置１
０は、本発明ではあまｂ重要ではない。

この装置は、本発明の出願人に譲渡された４９８８年８
月１日出願の特許願第２２７，０７８号、発明の名称「
マイクロプロセッサ・バス・インタフェイス装置」にお
いて示されている。なお、ブリフエツチャ１２に記憶さ
れたプリフェッチされた命令は、バス・インタフェイス
装置１０またはキャッシュ・メモリ１１からこのプリフ
エツチャに伝達することができる。

ページング装［１３とセグメンテーション装置１５は、
インテル３８６において用いられている装置とほとんど
同様である。しかし、１クロック実行をサポートするた
め、タイミングが変えられている。セグメンテーション
装置とプリフエツチャ１２の相互接続と命令デコーダ装
置１４との他の関係については、第２図に関して示され
ている。

通常、命令デコーディング装置は、入力命令をデコード
し、後述するように、並列にデコーディングしかつパイ
プライン化するインテル３８６の命令デコーディング装
置とは異なっている。これは、大抵の命令に対してコン
ピュータ・クロック・サイクル当シ１つのデコード化命
令を生じる２つのステージすなわちセクションを有して
いる。第１セクションは、基本的には、Ｏｐコード、お
よびアドレス・モード、スケーリング・ファクタ、およ
び基底釦よび指標レジスタ・ビット（レジスタおよびア
ドレス・モード・スベシファイヤ（ｓｐ・−ａＨｉ＠ｒ
）と呼ばれることもある）をデコードし、第２ステージ
は、主に、アドレス移動または中間データ・フィールド
の使用を管理している。

制御装置１９は、マイクロコンピュータのマイクロコー
ド命令（マイクロコード）を記憶するメモリを有してい
る。これは、後述するように、マイクロコードの第１ラ
インが、命令デコーディング装置１４によう供給される
ので、マイクロプロセッサの制御を命令デコーディング
装置と共用する。制御装置１９は、必要に応じて、割シ
込み／例外調停（ａｒｂｉｔｒａｔｉｏｎ　）のような
命令バウンダリ処理や、命令デコーディング装置１４の
休止に関して応答可能である。制御装置１９は、キャッ
シュ・メモリのミスなどのような大抵の凍結状態を処理
する。

データ経路装置１７は、マイクロプロセッサの主実行デ
ータ経路である。これは、算術論理装置、レジスタ・フ
ァイル、バレル・シフタ、定数ＲＯＭ１フラグを含んで
いる。

マイクロプロセッサは、浮動小数点装置１８をさらに有
している。この装置は、浮動小数点命令を実行する論理
装置を有している。

第１図の命令デコーディング装置１４は、第２図の点線
４６．４７の間に示されている。この装置およびプリフ
エツチャ１２の所定の回路は、相互に動作して、本発明
の利点を供給する。

プリ７エツチヤ１２は、３つの主なセクション、すなわ
ちレジスタ２６、マルチプレクサ２７．関連論理装置２
８を有している。レジスタすなわちランチ２６は、キャ
ッシュ・メモリまたはバス・インタフェイス装置のいず
れかからのプリフェッチされた命令を受信する。これは
、第２図のバス４８で示されている。レジスタ２６の幅
ハ、本実施例においては３２バイトである。レジスタ２
６に記憶された命令は、バス２９（ＫＩＱ）ｔたはバス
３０（Ｋ２Ｑ）のいずれかに送ることができる。

これら命令は、マルチプレクサ２７を介してこれらバス
に送られる。レジスタ２６における隣接する３バイトは
、バス２９に供給することができる。

！た、隣接する４バイトは、バス３０に供給することが
できる。

コード制御装置３６からライン４４における信号は、バ
ス２９に接続した２４ビツト・フィールドの第１バイト
にポインタ（ＫＩＰ）を供給する。

”ＫＩＰ″の後の゛（５）”は、このポインタを示すの
に５ビツトが使用されるということを示しておシ、これ
は、レジスタ２６に記憶された３２バイトの単一バイト
を示すのに必要である。ライン４３でプリフエツチャ１
２に接続した第２ポインタ（Ｋ２Ｐ）は、バス３０に接
続した３２ビツト・フィールドの第１バイトを示す。後
述するように、バス２９．３０に接続したフィールドは
、オーバラップしてもよい。すなわち１クロツク・サイ
クルに釦いてバス２９に最初に接続したバイトは、その
後のクロック・サイクルにおいてバス３０に接続するこ
とができる。

ライン４１　（ＫＩＰＪ）でブリフエッチャ１２に接続
した５ピツトは、コード制御回路３６に飛越しポインタ
を供給する。これは、（ＪＵＭＰコマンドの後の）新し
い命令がレジスタ２６にロードされた後に起きる。この
ボイ／りは、新しい命令の開始バイトを制御回路３６に
表示する。ライン４２（Ｋ　Ｉ　Ｖｋ！びに２Ｖ）にお
ける信号は、ＫＩＱデータおよびに２Ｑのデータが妥当
であるかどうかを表示する。ライン４０における信号Ｃ
ｌａｘ　８およびｉｚｘ　１６　）は、中間データ・フ
ィールドの接続を制御する制御信号である。

デコーダ３１は、普通のデコーディングを行なうようプ
ログラムされた（論理ゲートを含んでいる）普通のプロ
グラム論理アレイ（ＰＬＡ）回路である。後に示すよう
に、Ｏｐコードおよびレジスタおよびアドレス・モード
・スペシファイヤは、レジスタ２６からデコーダ３１に
（命令プレフィックスを含んでいる場合を除いて）接続
している。

このデータから、コード・コントローラ３６を介してデ
コーダ３１は、デコーダ３１が実際に必要なフィールド
の長さと、Ｋ２Ｑバスに関するポインタがレジスタ２６
において示すべき点を決定する。デコーダは、８ビツト
の命令がレジスタ２６に存在している場合でも、常に２
４ビツトを受信する。デコーダ３１は、命令を履行する
のに必要とされるアドレスの種類を職別する実行セット
アツプ・ステージ３４に信号を供給する。後述するよう
に、デコーダ３１と実行セットアツプ・ステージ３４に
並列に動作するが、デコーダ３１は、ステージ３４が前
の命令で動作している間、１つの命令に関して動作する
。

デコーダ３１の出力に接続したラッチ３５によ夕、デコ
ーディングから得られた信号はラッテ３５を介してクロ
ックされ、ステージ３４によう行なわれるその後の１デ
コーデイングとタイミングを合わすことができる。ラッ
チ出力は、特殊なＡＬＵ制御信号とソース／デスティネ
ーション・レジスタのエネーブル信号を含んでいる。ラ
ッチの出力は、装置１９のマイクロコード・メモリにお
けるマイクロコードの“第１″ラインの入口点（ルック
・アップ）を含んでいる。

しかし、実際には、デコーダ３１はラッチ３５とともに
マイクロコードの最初の２つのラインを供給するので、
入口点は、マイクロコードの第３有効ラインを示す。た
とえば、これは、記憶命令において、ｔたはデコーダ３
１が１サイクルにおいてアドレス計算をセットアツプす
る時に生じる。

続くクロック・サイクルにおいて、マイクロコードの第
２ラインは、バス・サイクルを開始する（メモリから受
信する）ようラッチ３５によシ供給される。次のクロッ
ク・サイクルに関して、コードの第３ラインは、マイク
ロコード・メモリ（ｔｉｃ１図の制御装置１９）によう
供給される。コードの第３ラインは、ラッチ３５がマイ
クロコドの第１ラインを供給している時、ラッテ３５に
より供給される入口点に基いて選択される。

全ての命令は、制御装置１９からのマイクロコードの少
なくとも１つのラインを使用する。いくつかの場合では
、このマイクロコードは、命令サイクルの完了を単に示
すだけである。多くの場合では、デコーダ３１からのマ
イクロコードの第１ラインは、′″Ｎ０ＯＰ″である。

前述したように、デコーディングの第２ステージとして
見ることができる実行セットアツプ・ステージ３４は、
主にアドレス発生、すなわちアドレス発生に関するシー
ケンシングを制御する。

このため、これは、主にステート・マシンとして供給さ
れている。実際のアドレス計算は、セグメンテーション
装置１５において行なわれる。デコーダ３１は、ステー
ジ３４へおよびこのステージ３４からの線形アドレス要
件を供給し、かつ命令に関していくつのサイクルが必要
であるかを決定する。一般に、基底および移動しかｉい
場合には１つのサイクルが必要で、基底、基準化指標ア
ドレスのファクタ、および移動がある場合には２サイク
ル必要である。ロード信号およびフィールド・サイジン
グ信号は、制御回路３６を介してセグメンテーション装
置１５に供給される。

コード制御装置３６は、ステート・マシン、アダー卦よ
びカウンタ、ｐよび関連論理装ｍｔｌ−含んでいる。信
号は、デコーダ３１から回路３６に供給され、デコード
された命令の種類を示す。この情報から、コード制御装
置３１は、アダー釦よびカウンタによｐ１ポインタＫＩ
Ｐ、に２Ｐがどこを示すべきかを決定する。回路３６に
よシ行なわれる制御は、第６図におけるポインタに関す
る説明で明らかにされる。

コード制御回路３６は、本実施例にかいては他の機能も
行なう。たとえば、セグメンテーション・バイオレーシ
ョン−？、ｔたＨ他のバイオレーションヲ示スバイオレ
ーション・ビットは、プリフエツチャ１２によシ検出さ
れ、制御装置３６に送られる。制御装置３６は、いくつ
かの例では、バイオレーションの特性も決定スル。

パイプライン制御回路３７は、命令デコーディング装置
のパイプラインの全制御を行なうステート・マシンでも
ある。この回路は、デコーダ３１からそれに送られる信
号から、命令がプレフィックスを含んでいる場合を認識
し、特定の命令を処理するのに要する追加サイクルの数
を決定する。

たとえば、第５図に関して後述するように、いくつかの
サイクルが必要である。回路３４は、これら追加サイク
ルを制御する。パイプライン制御回路３Ｔは、ライン４
９でデコーダ３１および実行セットアツプステージ３４
への”アドバンス信号”と、′フラッシュ・パイプライ
ン”すなわちリセット信号と、特定のステージが命令に
関する演算を完了した時を示す信号とを供給する。

第２図の全回路は、普通の回路で構成することができる
。本発明を理解する上であｔｂ重要でない制御信号は、
第２図においては省略している。

さらに、本発明を理解する上であまシ必要のない機能（
たとえば、テスト機能）は、本発明を理解しやすくする
ため示されていない。

第３図は、インテル３８６に関する一般的な形式の命令
を示している。これらは、本発明のデコーディング装置
の本実施例においてデコードされる命令である。命令は
、Ｏｐコードと、場合によっては別のアドレス・フィー
ルド５ｏと、移動フィールド５１と、中間フィールド５
２を含んでいる。

これらフィールドの長さは、第４図に訃いて述べている
ように異なっている。場合によっては、付加プレフィッ
クス５５が使用されている。

第４図は、代表的な命令を示している。Ｏｐコード・フ
ィールドは、ｌまたは２バイトの長さである。たとえば
、最初の５ビツトがＭＯＶＥを示しかつ最後の３ビツト
がレジスタ表示を示している１つのバイトでしか全命令
が構成されていない場合もある。代表的なＯｐコードは
、第４図に釦いては２つのパイ）５７．５８を有してい
る。アドレス・モード・バイト５８は、アドレス・モー
ドおよび“レジスタ／メモリ”を示し、バイト６０は、
基準化指標アドレシング・モード（ＳＳ）に関するスケ
ール・ファクタ、指標レジスタ（指ＩＩＡ）として使用
される一般的なレジスタ、および基底レジスタとして使
用される一般的Ｚレジスタとを含んでいる。バイト５９
．６０は、レジスタおよびアドレス・モード・スペシフ
ァイヤとして示されている。フィールド６１は、アドレ
ス移動で、このフィールドは、全命令には存在していな
い場合もあシ、そうでなければ１．２または４バイトの
長さである。同様に、中間データ・フィールド６２は、
全命令には存在していない場合もあυ、そうで女ければ
１，２または４バイトの長さである。會た、他の変化が
生じることがある。たとえば、あるレジスタに関するセ
グメント・レジスタ・スベシファイヤがＯｐコード・フ
ィールドにかいて生じたシ、またはアサートされる条件
咬たは否定される条件を指定するため、条件付き命令に
ビットが使用される場合もある。

第４図にかいて重１１々ことは、全命令（プレフィック
スを有している命令を除く）の最初の３つのバイトは、
賛求されている命令および命令の全長を決定するのに十
分な情報を含んでいる。どの場合も、これら３つのバイ
トは、デコーダ３１に供給される。各命令の残υのバイ
トから、第２図のセグメンテークヨン装置１５により１
アドレスを計算することができる。最初の３つのバイト
は、アドレスを計算するのに必要とされるサイクルの数
およびアドレス・モードを決定するため、デコーダ３１
に必要な情報を含んでいる。たとえば、基底、指標釦よ
び移動がある場合、通常、２サイクルが必要である。

第５図によシ、本発明の装置の一般的なバイプライニン
グを理解することができる。表の上部には、サイクルが
示されている。各サイクルは、コンピュータ・サイクル
に相当している。たとえば、マイクロプロセッサの内部
クロック・サイクルは２５ｍＨｚの割合で生じる。左側
の欄は、パイプラインにおけるステージを示している。

表の数字は、命令番号を示している。たとえば、サイク
ル１において、命令１１は、ブリフエツチャ１２から転
送される。すなわちそれはデコーダ３１に供給される。

同じサイクルにおいて（すなわち、この転送と同時に）
、デコーダ３１は、命令１１の前の命令である命令１０
をデコードしている。同様に、この期間にシいて、第２
図の実行セットアツプ・ステージ３４は、命令９に関す
るアドレス計算のシーケンシングを制御している。同時
に、命令８に関して、実行が行なわれ、かつライト・バ
ック（ｗｒｌｔｅ　１）ａｃｋ　）が、命令７に関して
行なわれている。（命令の全部がライト・バックを有し
ているのでは危いが、いくつかの単一バイト命令はライ
ト・バックを必要としている。）サイクル２に示すよう
に、デコーダ３１への転送は、命令１２に関して行なわ
れ、デコーダ３１は、命令１１をデコードして卦ｂ１か
つ実行セットアツプ装置は、命令１０に関して動作して
いる。

前述したように１プレフイツクス（第３図のプレフィッ
クス５５）が存在している場合がある。

サイクル３Ｋかいて、命令１３の最初の２４ビツトをデ
コーディングすることによシ、デコーダが、プレフィッ
クスが存在していると決定すると仮定する。この情報は
、パイプライン制御回路３７に供給され、この回路は、
全プレフィックス、Ｏｐコード、およびレジスタ釦よび
アドレス・モード・スベシファイヤをデコーダ３１に転
送するのにいくつのサイクルが必要かを決定する。第５
図に示すように、これは、サイクル３，４．５に釦いて
行なわれる。デコーディングは、サイクル４，５゜６に
釦いて行なわれ、実行セットアツプは、サイクル７に釦
いて行なわれる。実行は、サイクル８に会いてこの命令
に関して行なわれる。サイクル５．６において、実行セ
ットアツプ・ステージ３４は動作せず、同様に実行ステ
ージは、サイクル６゜７に釦いて動作しない。

命令１４は、サイクル６に３いてデコーダ３１に転送さ
れ、サイクル７でデコーダ３１によシブコードされるが
、アドレス計算に関して２サイクル８．９を必要とする
。前述したように、これは、アドレスが基底、指標、お
よび移動を含んでいる場合に生じる。２つのサイクルが
必要とされるので、サイクル８に示したように、デコー
ダ３１には転送が行なわれないが、サイクル９にかいて
は、命令１６がデコーダに転送される。

第６図は、第２図のレジスタ２６の一部を示している。

このレジスタにはいくつかの命令、たとえば命令１〜４
が記憶される。命令１は、２バイトＯｐコードレよびレ
ジスタとアドレス・モード・スペシファイヤを有してい
る。（第６図にシける”Ｏｐ”は、第４図の実際のＯｐ
コードおよびレジスタ訃よびアドレス・モード・スペシ
ファイヤ・フィールドを表している。）命令１は、８ビ
ツトの中間フィールドを有している。命令２は、１６ビ
ツトのＯｐコードと３２ビツトの中間フィールドを有し
ている。命令３は、８ビツトのＯｐコードだけを有して
いる。命令４は、２４ビツトのＯｐコードと３２ビツト
の移動フィールドを有している。最初に、ブリフエツチ
ャ１２に供給されるに１Ｐポインタ（ポインタ６７）が
、レジスタ２６における第１バイトを示す。したがって
、レジスタの最初の２４ビツトは、デコーダ３１に転送
される。このフィールドは、番号６Ｂによシサイクル１
の右に示されている。このフィールドをデコドすること
により１デコーダ３１は、最初の１６ピツトがＯｐコー
ドであると決定し、このコードの実行を開始するため適
当な信号を（通常、ラッチ３５に）供給する。コード制
御回路２６により、１に２Ｐポインタ６９が命令１にか
ける中間フィルドの最初を示すべきであると決定される
。このポインタによジ、このフィールドの後の４バイト
が、セットアツプ・ステージ３４の制御の下で転送され
る。このフィールドは、ブラケットＴＯによう第６図の
サイクル２の右側に示されている。

コード制御回路３６は、ポインタＴ１を供給するので、
サイクル２において、ポインタ７１の後の２４ビツトは
、デコーダ３１に転送される。このフィールドは、通常
、番号７２によシ示される。

命令２の中間フィールドの８ビツトは、デコーダに転送
されるが、これらビットは、実際には無視される。ポイ
ンタＴ３がこのフィールドの最初に設定されるので、次
のサイクルにおいて、命令２に関する全中間フィールド
は転送される。（移動フィールドは、セグメンテーショ
ン装置に転送され、中間フィールドはキャッシュ装置内
に転送される。）フィールドは、番号Ｔ４でサイク／Ｉ
／３として示されている。制御回路３６は、ポインタ７
４を供給し、ポインタＴ４の後の２４ビツトがサイク／
Ｉ／３にシいてデコーダ３１に転送される。この命令は
、中間フィールド！たは移動フィールドを有してからす
、命令３に関するＩＫ２Ｐポインタは必要でない。これ
は、通常、番号Ｔ５にようサイクル４として示されてい
る。このプロセスは、第６図に示すように継続され、命
令４に関して制御回路３６がポインタを供給し、適当な
フィールドが転送される。

第６図の下の方には、命令の実行が示されている。サイ
クル３にかいて、命令ｌが実行される。

サイクル４１Ｃ＞いて、命令４が実行され、以下、同様
である。

以上のように、本発明の命令訃よびデコーディング装置
は、可変長命令を使用しているマイクロプロセッサに関
する特性を改善する。

【図面の簡単な説明】

第１図は本発明が使用されているマイクロプロセッサの
一般的なブロック図、第２図は本発明の命令デコーディ
ング装置と、ブリフェッチヤおよびセグメンテーション
装置への接続とを示したブロック図、第３図は本発明装
置によシブコードされた命令の最も一般的なフォーマッ
トを示し、第４図は命令のフォーマットをより詳細に示
しかつ命令の可変長フィールドを示し、第５図は本発明
に関連したパイプライン・フローとタイミングを示すの
に使用される図、第６図は本発明に関連した命令フロー
とタイミングを示すのに使用される詳細な図である。 １０・・・・パス・インタフェイス装置、１１・・・−
キャッシュ・メモリ、１２・・・・ブリフエツチャ、１
３・・・・ページング装置、１４・・・・命令デコーダ
装置、１５・・・・セグメンテーション装置、１Ｔ・・
・・データ経路装置、１Ｂ・・・・浮動小数点装置、１
９・・・・制御袋ｆｌ、２６・・・・レジスタ、２１・
・・・マルチプレクサ、３１・・・・デコーダ、３４・
・・・実行セットアツプ・ステージ、３５・・・・ラッ
チ、３６・・・・コード制御回路、３Ｔ・・・・パイプ
ライン制御回路。

Claims (2)

【特許請求の範囲】
1. （１）プリフエツチされた命令を記憶する記憶装置と、
   上記記憶装置からの異なる長さの命令をデコードするデ
   コーディング装置を有するマイクロプロセッサにおいて
   、上記デコーディング装置は、少なくとも２つのセクシ
   ョンを含み、第１のセクションは、第２セクションが前
   の命令の第２フィールドに基いて実行をセットアップし
   ている間に同時に１つの命令の第１フィールドをデコー
   ドし、上記第１セクションは、上記記憶装置からの命令
   の上記第１フィールドを受信するよう接続し、上記第２
   セクションは、上記記憶装置からの上記前の命令の上記
   第２フィールドに関して上記セットアップが行なわれる
   ように接続し、上記第１セクションは、上記記憶装置か
   ら上記第２フィールドを選択するため上記記憶装置に第
   １ポインタを供給することを特徴とするマイクロプロセ
   ッサ。
2. （２）命令デコーディング装置と上記装置に供給される
   複数の命令を記憶するレジスタとを有し、かつ異なる長
   さの命令で動作するマイクロプロセッサにおいて、 上記装置は、第１および第２ステージを有し、上記第１
   ステージは、第１コンピュータ・サイクルにおいて、Ｏ
   ｐコード、および上記命令の１つのレジスタおよびアド
   レス・モードスペシフアイヤ（第１フィールド）をデコ
   ードし、上記第２ステージは、第２コンピュータ・サイ
   クルにおいて、上記１つの命令のアドレス移動または中
   間データ・フィールド（第２フィールド）の使用を制御
   し、上記第２サイクルは時間的に上記第１サイクルに続
   いていることを特徴とするマイクロプロセッサ。