JPH0776917B2 - マイクロコンピユ−タ - Google Patents

マイクロコンピユ−タ

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JPH0776917B2
JPH0776917B2 JP59276835A JP27683584A JPH0776917B2 JP H0776917 B2 JPH0776917 B2 JP H0776917B2 JP 59276835 A JP59276835 A JP 59276835A JP 27683584 A JP27683584 A JP 27683584A JP H0776917 B2 JPH0776917 B2 JP H0776917B2
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    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3824—Operand accessing
    • G06F9/383—Operand prefetching

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマイクロコンピュータ、特に命令実行サイク
ルの圧縮を行う場合等に用いて好適なマイクロコンピュ
ータに関する。
〔従来の技術〕
一般にランダムアクセスメモリ（ROM）を内蔵するシン
グルチップ型のマイクロコンピュータでは、命令の実行
と命令のフエッチ（読み出し）はオーバラップしてい
る。これはいわゆるパイプライン処理と呼ばれている。
この命令の実行時間と命令のフエッチ時間が同一であれ
ば、100％オーバラップすることができるが、ほとんど
の場合命令のフエッチ時間の方が短いため、ROMをアク
セスしない時間がある。
各命令は基本命令サイクルを単位として実行され、バイ
ト単位のプログラムエリアを持つ４ビットマイクロコン
ピュータであれば、１バイト命令は１命令サイクル、２
バイト命令は２命令サイクル、３バイト命令は３命令サ
イクルが夫々必要で通常のルーチンでは１バイトを読み
出す毎にプログラムカウンタを１つ、１命令サイクル毎
に増加させるのがこれまでの方法である。
〔発明が解決しようとする問題点〕
ところが、上述の如き従来法の場合、ROMをアクセスし
ない無駄な時間が多く、また２命令サイクル、３命令サ
イクルを区別するための命令デコーダのマシンステート
信号（マシンサイクルを区別する信号）が多くなり、し
かもサイクル数が多いだけそのサイクルに必要な制御信
号を発生する回路が多くなる等の欠点があった。
この発明は斯る点に鑑みてなされたもので、命令実行時
間を短縮することができ、しかも命令デコードに必要な
マシンステート信号を減らして命令デコーダを小型化す
ることができるマイクロコンピュータを提供するもので
ある。
〔問題点を解決するための手段〕
この発明によるマイクロコンピュータは、ｎ個の単位情
報からなる命令情報が記憶されたメモリと、該メモリに
記憶された命令情報の内容を解析する命令デコーダと、
ｍ個の単位サイクルからなる基本命令サイクル毎にイン
クリメントするプログラムカウンタとを有し、上記メモ
リに記憶された命令情報による処理を行う際に、上記命
令情報を構成するｎ個の単位情報を、上記プログラムカ
ウンタのインクリメント毎に上記基本命令サイクル内の
先頭の単位サイクル内で取り出し、該取り出された命令
情報の内容を上記命令デコーダが解析し、該解析結果に
基いて上記ｎ個の単位情報の内の最後の単位情報が取り
出された基本命令サイクル内の２番目以降の単位サイク
ル内において処理を実行するマイクロコンピュータにお
いて、上記命令デコーダは、上記命令情報を構成する単
位情報の個数ｎが２以上のときに、上記基本命令サイク
ルの少なくとも２番目以降の単位サイクル内において上
記プログラムカウンタに制御信号を供給して上記プログ
ラムカウンタにインクリメント動作させ、少なくとも１
つの基本命令サイクルにおいて上記単位情報を２以上取
り出すよう制御するものである。
〔作用〕
命令情報を構成する単位情報の個数ｎが２以上のとき
に、命令デコーダが、基本命令サイクルの少なくとも２
番目以降の単位サイクル内において上記プログラムカウ
ンタに制御信号を供給して上記プログラムカウンタにイ
ンクリメント動作させ、少なくとも１つの基本命令サイ
クルにおいて上記単位情報を２以上取り出すよう制御す
るようにしたので、基本命令サイクルの少なくとも２番
目以降の単位サイクルを有効に使用して命令時間を大幅
に短縮することができる。
〔実施例〕
以下、この発明の一実施例を図面を参照して説明する。
先ず、この発明の基本原理を第３図〜第６図を参照し、
従来法と対比させ乍ら説明する。
第３図及び第４図はLDA（８ビットのオペコード）RAM
（オペランドで８ビットのアドレスデータ命令）の場
合、すなわちRAMで示される８ビットのRAMアドレスから
アキュムレータにデータを移す命令の場合で、第３図が
圧縮前（従来法）、第４図が圧縮後（この発明による）
である。
第３図では、最初のクロックM1でオペコード（LDA）を
フエッチし、クロックM2〜M1で示される第１命令サイク
ルの最後のクロックM1でRAMアドレスをフエッチし、次
のクロックM2〜M1で示される第２命令サイクルのクロッ
クM0でRAMデータを読み出し、次のクロックM1でアキュ
ムレータにデータを移す。このとき、プログラムカウン
タPCはクロックM1で１個ずつインクリメントされる。
一方、第４図では、最初のクロックM1でオペコード（LD
A）をフエッチし、第１命令サイクル中のクロックM3でR
AMアドレスをフエッチし、次のクロックM0でRAMデータ
を読み出し、次のクロックM1でアキュムレータにデータ
を移す。このとき、プログラムカウンタPCはクロックM1
で１個ずつインクリメントされるのは上述同様である
が、ここでは第１命令サイクル内の途中にあるクロック
M3でも１個インクリメントされる。つまり、これは圧縮
命令があったことを意味している。
従って、第３図では第１命令サイクルの全期間にわたっ
てRAMアドレスの読み出しが行われたのに対し、第４図
では第１命令サイクルの約半分を用いてRAMアドレスの
読み出しが行われ、残りの空き時間に次の命令をフエッ
チすることができる。このようにして第４図では２バイ
ト１命令サイクルの圧縮が可能となる。
第５図及び第６図はCALL（８ビットのオペコード）P
H（オペランドで８ビットのアドレスデータ（ハイアド
レス））PL（オペランドで８ビットのアドレスデータ
（ローアドレス））の場合、すなわちPH,PLで示される
２バイトのアドレスのジャンプ先にサブルーチンコール
する命令の場合で、第５図が圧縮前（従来法）、第６図
が圧縮後（この発明による）である。
第５図では最初のクロックM1で命令すなわちオペコード
（CALL）をフエッチし、クロックM2〜M1で示される第１
命令サイクルの最終クロックM1で即値データ（PH）をフ
エッチし、次のクロックM2〜M1で示される第２命令サイ
クルの最終クロックM1で即値データ（PL）をフエッチ
し、合計３命令サイクルでサブルーチンコールする。こ
のとき、プログラムカウンタPCはクロックM1で１個ずつ
インクリメントされる。
一方第６図では最初のクロックM1で命令すなわちオペコ
ード（CALL）をフエッチし、クロックM2〜M1で示される
第１命令サイクル内のクロックM3で即値データ（PH）を
フエッチし、次のクロックM1で即値データ（PL）をフエ
ッチし、合計２命令サイクルでサブルーチンコールす
る。このとき、プログラムカウンタPCはクロックM1で１
個ずつインクリメントされるのは上述同様であるが、こ
こでは第１命令サイクル内の途中にあるクロックM3でも
１個インクリメントされる。つまり、これは圧縮命令が
あったことを意味している。
従って、第５図では第１命令サイクルで即値データ
（PH）を読み出し、第２命令サイクルで即値データ
（PL）を読み出していたのに対し、第６図では第１命令
サイクル中に即値データ（PH）と（PL）の読み出しがな
され、次の第２命令サイクルでは次の命令をフエッチす
ることができる。このようにして第６図では３バイト２
命令サイクルの圧縮が可能となる。
第１図はこの発明の一実施例を示すもので、同図におい
て、（１）はプログラムROM、（２）はデータバッフ
ァ、（３）は命令レジスタ、（４）は例えばプログラマ
ブルロジックアレイ（PLA）で構成された命令デコー
ダ、（５）はプログラムカウンタ、（６）はRAMアドレ
スレジスタ、（７）〜（９）はゲート用の電界効果トラ
ンジスタ（FET）である。
次にこの回路動作を第２図を参照して説明する。
プログラムROM（１）からのデータは、命令の実行をす
るため、最初第２図Ａに示す最初のクロックM1の時にFE
T（８）を介して命令レジスタ（３）に読み込まれ、更
に命令デーコダ（４）に入る。そして、命令が解読さ
れ、その命令が通常の圧縮を必要としない１バイト１命
令サイクルであれば、命令デコーダ（４）からは圧縮命
令のときのみ発生される特定の制御信号PCUPがプログラ
ムカウンタ（５）に供給されないので、プログラムカウ
ンタ（５）は自動的にクロックM1とM2の境界でフエッチ
後インクリメントされて次の命令フエッチにそなえ、次
のクロックM1で次の命令をフエッチする。第２図Ｂはこ
の時のプログラムカウンタ（５）の動きを示している。
一方フエッチした命令がLDA RAMのような２バイト１命
令サイクルの圧縮命令であれば、クロックM3でプログラ
ムROM（１）からの次のデータをFET（７）を介してデー
タバッファ（２）にフエッチし、FET（９）及びデータ
バスを介してRAMアドレスレジスタ（６）に入れる。そ
してこのデータはその命令サイクルの後半で使用され
る。
ここで、クロックM3とM0の境界で命令デコーダ（４）よ
り圧縮命令を表わす特定の制御信号PCUPをプログラムカ
ウンタ（５）に供給し、次のクロックM1で次の命令がフ
エッチできるようにインクリメントさせ、プログラムRO
M（１）のアクセスするアドレスとプログラムカウンタ
（５）の示すアドレスの値に矛盾が起きないようにす
る。すなわち、命令コードを含まない２バイト,3バイト
目のデータをメモリアクセスの空き時間を利用してデー
タバッファに読み込むが、その際に、通常の命令サイク
ルより多くROMアクセスをしているので、このような実
行が圧縮される命令では、プログラムカウンタ（５）を
１つ増加させてプログラムの実行が正しく行われるよう
にしている。第２図Ｃはこの時のプログラムカウンタ
（５）の動きを示している。
上述から理解されるように、圧縮される場合、２バイ
ト,3バイト目にはオペコードを含まず、命令サイクルの
後半で使用されるデータかアドレスである必要がある。
ところが、ほとんど全ての４ビットマイクロコンピュー
タの命令セットの２バイト,3バイト目はアドレスが演算
に使用されるデータであるので、問題なく、大部分が圧
縮されることになる。
第７図は圧縮命令による命令サイクル数の削減と処理速
度の向上を模式化したもので、同図において、左側部分
は２バイト１命令サイクルの圧縮の場合（第３図，第４
図相当）、右側部分は３バイト２命令サイクルの圧縮の
場合（第５図，第６図相当）である。すなわち、２バイ
ト１命令サイクルの圧縮の場合、従来第７図Ａに示すよ
うに２命令サイクルでなる実行時間を要していたが、こ
の発明によれば第２図Ｂに示すように命令サイクルが１
つ減り、実行時間も1/2に短縮されていることがわか
る。また、３バイト２命令サイクルの圧縮の場合、従来
第７図Ａに示すように３命令サイクルでなる実行時間を
要していたが、この発明によれば第２図Ｂに示すように
命令サイクルが１つ減り、実行時間も2/3に短縮されて
いることがわかる。
第８図は圧縮命令による命令デコーダ（PLA）のマシン
ステート数の削減と面積の縮小を説明するためのもの
で、ここでは３バイト命令の場合である。
第８図Ａは圧縮サイクル導入前を示し、第８図Ｂは圧縮
サイクル導入後を夫々示している。各図において、縦の
線はAND項による選択ラインを表わし、M1はマシンステ
ート１選択入力、M2はマシンステート２選択入力、M3は
マシンステート３選択入力を夫々表わしている。AND項
の縦の線が選ばれると、これに対して交差するOR項の横
の線、即ち制御信号ラインに制御信号が出力される。
第８図Ａ及び第８図Ｂの対比からもわかるように、圧縮
された結果命令デコードに必要なマシンステート入力数
が減少し、２命令サイクル、３命令サイクルの命令の場
合に必要な２サイクル目,3サイクル目に出力するOR項か
らの制御信号がいらなくなるため、命令デコーダのAND
項を大幅に削減でき、命令デコーダを小型にできる。
〔発明の効果〕
上述せる本発明によれば、命令情報を構成する単位情報
の個数ｎが２以上のときに、命令デコーダが、基本命令
サイクルの少なくとも２番目以降の単位サイクル内にお
いて上記プログラムカウンタに制御信号を供給して上記
プログラムカウンタにインクリメント動作させ、少なく
とも１つの基本命令サイクルにおいて上記単位情報を２
以上取り出すよう制御するようにしたので、基本命令サ
イクルの少なくとも２番目以降の単位サイクルを有効に
使用して命令時間を大幅に短縮することができる。例え
ば従来２バイト命令は２命令サイクル、３バイト命令は
３命令サイクル必要であった命令処理サイクルを、２バ
イト命令は１命令サイクルに圧縮することができる。
また、命令デコーダを構成するPLAのAND項の中にマシン
ステートを識別する入力を与えるのに必要な信号線が減
り、第2,第３命令サイクル時に必要な制御信号を出力す
るOR項を選択するAND項が大幅に減少し、命令デコーダ
を小型化（面積の縮小）が可能となる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の動作説明に供するための線図、第３図〜第６
図はこの発明の基本原理の説明に供するためのもので、
第３図及び第５図は圧縮前の線図、第４図及び第６図は
圧縮後の線図、第７図はこの発明と従来例を対比説明す
るための図、第８図は圧縮サイクル導入前と導入後の命
令デコードPLAを示す線図である。 （１）はプログラムROM、（２）はデータバッファ、
（３）は命令レジスタ、（４）は命令デコーダ、（５）
はプログラムカウンタ、（６）はRAMアドレスレジスタ
である。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ｎ個の単位情報からなる命令情報が記憶さ
    れたメモリと、該メモリに記憶された命令情報の内容を
    解析する命令デコーダと、ｍ個の単位サイクルからなる
    基本命令サイクル毎にインクリメントするプログラムカ
    ウンタとを有し、上記メモリに記憶された命令情報によ
    る処理を行う際に、上記命令情報を構成するｎ個の単位
    情報を、上記プログラムカウンタのインクリメント毎に
    上記基本命令サイクル内の先頭の単位サイクル内で取り
    出し、該取り出された命令情報の内容を上記命令デコー
    ダが解析し、該解析結果に基いて上記ｎ個の単位情報の
    内の最後の単位情報が取り出された基本命令サイクル内
    の２番目以降の単位サイクル内において処理を実行する
    マイクロコンピュータにおいて、 上記命令デコーダは、 上記命令情報を構成する単位情報の個数ｎが２以上のと
    きに、上記基本命令サイクルの少なくとも２番目以降の
    単位サイクル内において上記プログラムカウンタに制御
    信号を供給して上記プログラムカウンタにインクリメン
    ト動作させ、少なくとも１つの基本命令サイクルにおい
    て上記単位情報を２以上取り出すよう制御することを特
    徴とするマイクロコンピュータ。
JP59276835A 1984-12-29 1984-12-29 マイクロコンピユ−タ Expired - Lifetime JPH0776917B2 (ja)

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AT (1) AT396409B (ja)
AU (1) AU582408B2 (ja)
CA (1) CA1242802A (ja)
DE (1) DE3546332C2 (ja)
FR (1) FR2575563B1 (ja)
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