JPS6380333A - マイクロコンピユ−タ回路 - Google Patents
マイクロコンピユ−タ回路Info
- Publication number
- JPS6380333A JPS6380333A JP22653086A JP22653086A JPS6380333A JP S6380333 A JPS6380333 A JP S6380333A JP 22653086 A JP22653086 A JP 22653086A JP 22653086 A JP22653086 A JP 22653086A JP S6380333 A JPS6380333 A JP S6380333A
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- JP
- Japan
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- address
- circuit
- branch
- adder
- cpu
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- Pending
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 101150065817 ROM2 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータ回路に間し、特にプログ
ラミングにおけるケース別分岐を容易にするマイクロコ
ンピュータ回路に関する。
ラミングにおけるケース別分岐を容易にするマイクロコ
ンピュータ回路に関する。
従来、この種のマイクロコンピュータ回路では、プログ
ラミングにおけるケース別分岐の方法として、分岐先が
多い場合に分岐先アドレスをメモリ中に分岐テーブルと
して順にセットしておき、条イ牛によって該当するアド
レスをプログラムカウンタにセントすることにより目的
の分岐先アドレスにジャンプする方法が広く用いられて
いる。
ラミングにおけるケース別分岐の方法として、分岐先が
多い場合に分岐先アドレスをメモリ中に分岐テーブルと
して順にセットしておき、条イ牛によって該当するアド
レスをプログラムカウンタにセントすることにより目的
の分岐先アドレスにジャンプする方法が広く用いられて
いる。
例えば、アキュムレータ値によって第２図に示すように
分岐させる場合を考えると、第４図に示すようなプログ
ラムになる。なお、ＣＰＵＩはＺ８０（ザイログ社製）
を想定し、ＤＥＦＴは２バイトのデータを示すデータ定
義用疑似命令である（以下、同様）、このプログラムは
、処理時間が最短となるよう考慮しであるが、分岐完了
までの処理ステート数は７１ステートとなる。
分岐させる場合を考えると、第４図に示すようなプログ
ラムになる。なお、ＣＰＵＩはＺ８０（ザイログ社製）
を想定し、ＤＥＦＴは２バイトのデータを示すデータ定
義用疑似命令である（以下、同様）、このプログラムは
、処理時間が最短となるよう考慮しであるが、分岐完了
までの処理ステート数は７１ステートとなる。
上述した従来のマイクロコンピュータ回路では、分岐先
アドレスが格納されている分岐テーブルのアドレスの計
算をソフト１クエアで行っているので、分岐完了までの
処理ステート数が多くなり、処理時間がかかるという欠
点がある。
アドレスが格納されている分岐テーブルのアドレスの計
算をソフト１クエアで行っているので、分岐完了までの
処理ステート数が多くなり、処理時間がかかるという欠
点がある。
本発明の目的は、上述の点に鑑み、分岐先アドレスが格
納されている分岐テーブルのアドレスの計算をハードウ
ェアで行わせるようにしたマイクロコンピュータ回路を
提供することにある。
納されている分岐テーブルのアドレスの計算をハードウ
ェアで行わせるようにしたマイクロコンピュータ回路を
提供することにある。
本発明のマイクロコンピュータ回路は、ＣＰＵから分岐
先アドレスが分岐テーブルの何番目にあるかを書き込ま
れるレジスタ回路と、このレジスタ回路に書き込まれた
値と前記ＣＰＵが出力するアドレスバスの値とを加算す
る加算回路と、前記アドレスバスの値を保持するアドレ
スバスバッファと、前記ＣＰＵが実行するマシンサイク
ルをカウントすることにより前記加算回路が動作するタ
イミングと前記アドレスバスバッファが動作するタイミ
ングとを排他的に制御して前記加算回路からの出力また
は前記アドレスバスバッファからの出力をアドレスとし
てメモリに供給させる加算器制御回路とを有する。
先アドレスが分岐テーブルの何番目にあるかを書き込ま
れるレジスタ回路と、このレジスタ回路に書き込まれた
値と前記ＣＰＵが出力するアドレスバスの値とを加算す
る加算回路と、前記アドレスバスの値を保持するアドレ
スバスバッファと、前記ＣＰＵが実行するマシンサイク
ルをカウントすることにより前記加算回路が動作するタ
イミングと前記アドレスバスバッファが動作するタイミ
ングとを排他的に制御して前記加算回路からの出力また
は前記アドレスバスバッファからの出力をアドレスとし
てメモリに供給させる加算器制御回路とを有する。
本発明のマイクロコンピュータ回路では、レジスタ回路
がＣＰＵから分岐先アドレスが分岐テーブルの何番目に
あるかを書き込まれ、加算回路がレジスタ回路に書き込
まれた値とＣＰＵが出力するアドレスバスの値とを加算
し、アドレスバスバッファがアドレスバスの値を保持し
、加算器制御回路がＣＰＵが実行するマシンサイクルを
カウントすることにより加算回路が動作するタイミング
とアドレスバスバッファが動作するタイミングとを排他
的に制御して加算回路からの出力またはアドレスバスバ
ッファからの出力をアドレスとしてメモリに供給させる
。
がＣＰＵから分岐先アドレスが分岐テーブルの何番目に
あるかを書き込まれ、加算回路がレジスタ回路に書き込
まれた値とＣＰＵが出力するアドレスバスの値とを加算
し、アドレスバスバッファがアドレスバスの値を保持し
、加算器制御回路がＣＰＵが実行するマシンサイクルを
カウントすることにより加算回路が動作するタイミング
とアドレスバスバッファが動作するタイミングとを排他
的に制御して加算回路からの出力またはアドレスバスバ
ッファからの出力をアドレスとしてメモリに供給させる
。
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例を示す回路ブロフク図であ
る。本実施例のマイクロコンピュータ回路は、ＣＰＵＩ
と、ＲＯＭ２と、ＲＡＭ３と、レジスタ回路４と、加算
器制御回路５と、加算回路６と、アドレスデコーダ７と
、アドレスバスバッファ８とから、その主要部が構成さ
れている。
る。本実施例のマイクロコンピュータ回路は、ＣＰＵＩ
と、ＲＯＭ２と、ＲＡＭ３と、レジスタ回路４と、加算
器制御回路５と、加算回路６と、アドレスデコーダ７と
、アドレスバスバッファ８とから、その主要部が構成さ
れている。
ＣＰＵＩは、例えば８０系の８ビツトマイクロコンビエ
ータである２８０でなり、そのアドレスポートＡｏ〜
Ａ、Ｓはアドレスバス１１を介して加算回路６、アドレ
スバスバッファ８およびアドレスデコーダ７に接続され
ている。また、ＣＰＵＩのデータポートＤ０〜Ｄ、は、
データバス１２を介してレジスタ回路４、ＲＯＭ２およ
びＲＡＭ３に接続されている。さらに、ＣＰＵＩからは
、コントロール信号がコントロールバス１３ヲ介シてＲ
ＯＭ２、ＲＡＭ３、加算器制御回路５およびアドレスレ
コーダ７に供給されている。
ータである２８０でなり、そのアドレスポートＡｏ〜
Ａ、Ｓはアドレスバス１１を介して加算回路６、アドレ
スバスバッファ８およびアドレスデコーダ７に接続され
ている。また、ＣＰＵＩのデータポートＤ０〜Ｄ、は、
データバス１２を介してレジスタ回路４、ＲＯＭ２およ
びＲＡＭ３に接続されている。さらに、ＣＰＵＩからは
、コントロール信号がコントロールバス１３ヲ介シてＲ
ＯＭ２、ＲＡＭ３、加算器制御回路５およびアドレスレ
コーダ７に供給されている。
レジスタ回路４は、第１ビツト（ＬＳＢ）〜第１６ピン
ト（ＭＳＢ）の１６ビソトレジスタを有し、ＣＰＵＩか
らのアキュムレータ値はこのうちの第２〜第９ビツトに
書き込まれるようになっており、第１ビツトおよび第１
０〜第１６ビツトは常にＯに固定されている。このため
、レジスタ回路４には、アキュムレータ値の２倍の値が
ストアされるようになっている。このようにレジスタ回
路４にアキュムレータ値の２倍の値をストアするように
したのは、分岐テーブル（ＪＰＴＢＬ）の各分岐先アド
レスが２バイトで構成されているためである。
ト（ＭＳＢ）の１６ビソトレジスタを有し、ＣＰＵＩか
らのアキュムレータ値はこのうちの第２〜第９ビツトに
書き込まれるようになっており、第１ビツトおよび第１
０〜第１６ビツトは常にＯに固定されている。このため
、レジスタ回路４には、アキュムレータ値の２倍の値が
ストアされるようになっている。このようにレジスタ回
路４にアキュムレータ値の２倍の値をストアするように
したのは、分岐テーブル（ＪＰＴＢＬ）の各分岐先アド
レスが２バイトで構成されているためである。
レジスタ回路４の出力は、加算回路６に接続されている
。
。
加算器制御回路５は、ＣＰＵＩから供給されるメモリや
ＩＱのり−ド／ライトをコントロールするコントロール
信号を組み合わせる論理回路とカウンタとから構成され
ている。加算器制御回路５からは、加算回路６およびア
ドレスバスバッファ８にコントロール信号が供給されて
いる。
ＩＱのり−ド／ライトをコントロールするコントロール
信号を組み合わせる論理回路とカウンタとから構成され
ている。加算器制御回路５からは、加算回路６およびア
ドレスバスバッファ８にコントロール信号が供給されて
いる。
加算回路６は、１６ビツトの加算回路であり、出力はＲ
ＯＭ２およびＲＡＭ３に接続されている。
ＯＭ２およびＲＡＭ３に接続されている。
アドレスデコーダ７は、アドレスをデコードしてコント
ロール信号をレジスタ回路４、加算器制御回路５、ＲＯ
Ｍ２およびＲＡＭ３に供給するようになっている。
ロール信号をレジスタ回路４、加算器制御回路５、ＲＯ
Ｍ２およびＲＡＭ３に供給するようになっている。
アドレスバスバッファ８は、１６ビツトのアドレスを一
時的に保持するバッファであり、その出力はＲＯＭ２お
よびＲＡＭ３に接続されている。
時的に保持するバッファであり、その出力はＲＯＭ２お
よびＲＡＭ３に接続されている。
第３図は、第１図に示した本実施例のマイクロコンピュ
ータ回路で第２図に示したケース別分岐を実行する場合
のプログラム例を示す。なお、ＲＥＧは、レジスタ回路
４が割り当てられている入出力アドレスである。このプ
ログラムの分岐完了までの処理ステート数は、３０ステ
ートである。
ータ回路で第２図に示したケース別分岐を実行する場合
のプログラム例を示す。なお、ＲＥＧは、レジスタ回路
４が割り当てられている入出力アドレスである。このプ
ログラムの分岐完了までの処理ステート数は、３０ステ
ートである。
次に、このように構成された本実施例のマイクロコンピ
ュータ回路の動作について説明する。
ュータ回路の動作について説明する。
まず、命令
ＯＵＴ （ＲＥＧ）、Ａ
の実行により、レジスタ回路４にアキュムレータ値が書
き込まれる。また、この命令の実行により加算器制御回
路５が起動され、加算器側？■回路５でＣＰＵ １が次
の命令 ＬＤ ＨＬ、 （Ｊ ＰＴＢＬ）を実行する際
のメモリリードサイクルのカウントが開始される。命令 ＬＤ ＨＬ、 （ＪＰＴＢＬ） は３バイト命令で、Ｍ１〜Ｍ、の５つのマシンサイクル
からなる。Ｍ、サイクルは命令１バイト目を読み込む命
令コードフェッチサイクル、Ｍ８およびＭ、サイクルは
命令の残りの２バイトを読み込むメモリリードサイクル
（この２バイトでＭ４およびＭ、サイクルで読み込むア
ドレスが指定される）、Ｍ４およびＭ、サイクルはとも
にメモリリードサイクルである。Ｍ、サイクルでＭｔお
よびＭ、サイクルで指定されたアドレスの内容をＬレジ
スタに読み込み、Ｍ、サイクルでその次のアドレスの内
容をＨレジスタに読み込む。
き込まれる。また、この命令の実行により加算器制御回
路５が起動され、加算器側？■回路５でＣＰＵ １が次
の命令 ＬＤ ＨＬ、 （Ｊ ＰＴＢＬ）を実行する際
のメモリリードサイクルのカウントが開始される。命令 ＬＤ ＨＬ、 （ＪＰＴＢＬ） は３バイト命令で、Ｍ１〜Ｍ、の５つのマシンサイクル
からなる。Ｍ、サイクルは命令１バイト目を読み込む命
令コードフェッチサイクル、Ｍ８およびＭ、サイクルは
命令の残りの２バイトを読み込むメモリリードサイクル
（この２バイトでＭ４およびＭ、サイクルで読み込むア
ドレスが指定される）、Ｍ４およびＭ、サイクルはとも
にメモリリードサイクルである。Ｍ、サイクルでＭｔお
よびＭ、サイクルで指定されたアドレスの内容をＬレジ
スタに読み込み、Ｍ、サイクルでその次のアドレスの内
容をＨレジスタに読み込む。
加算器制御回路５は、既述したように命令ＯＵＴ （
ＲＥＧ）、Ａ で起動がかけられた後にマシンサイクルのカウントを開
始するが、命令 ＬＤ ＨＬ、 （ＪＰＴＢＬ） のＭ４およびＭ、サイクルで加算回路６を動作させる一
方、アドレスバスバッファ８の動作を禁止する。
ＲＥＧ）、Ａ で起動がかけられた後にマシンサイクルのカウントを開
始するが、命令 ＬＤ ＨＬ、 （ＪＰＴＢＬ） のＭ４およびＭ、サイクルで加算回路６を動作させる一
方、アドレスバスバッファ８の動作を禁止する。
ＣＰＵＩは、アドレスバス１１にＭ４サイクルではＪＰ
ＴＢＬ番地を、Ｍ、サイクルではＪ ＰＴＢＬ＋１番地
を指定するアドレスを出力するが、既述したようにＭ４
およびＭ、サイクルではアドレスバスバッファ８の動作
が禁止される一方、加算回路６が動作されるので、メモ
リに与えられるアドレスはＣＰＵＩが出力したアドレス
にレジスタ回路４内の１６ビツトレジスタの値が加算さ
れた値となる。このため、この加算値を読み込むことに
より、分岐テーブルの所望の分岐先アドレスがＨＬレジ
スタペアに読み込まれる。
ＴＢＬ番地を、Ｍ、サイクルではＪ ＰＴＢＬ＋１番地
を指定するアドレスを出力するが、既述したようにＭ４
およびＭ、サイクルではアドレスバスバッファ８の動作
が禁止される一方、加算回路６が動作されるので、メモ
リに与えられるアドレスはＣＰＵＩが出力したアドレス
にレジスタ回路４内の１６ビツトレジスタの値が加算さ
れた値となる。このため、この加算値を読み込むことに
より、分岐テーブルの所望の分岐先アドレスがＨＬレジ
スタペアに読み込まれる。
したがって、命令
ＪＰ （ＨＬ）
の実行により、所望の分岐先アドレスへのジャンプが行
われる。
われる。
このように本実施例のマイクロコンピュータ回路では、
第３図に示したようにプログラム中の分岐に要するステ
ート数が３０ステートですみ、処理時間が短縮できるこ
とになる。しかも、従来のプログラムでは、第４回に示
したようにＢＣおよびＨＬの２つのレジスタペアが必要
であるのに対して、本実施例のマイクロコンピュータ回
路ではＨしレジスタペアのみですむことになる。
第３図に示したようにプログラム中の分岐に要するステ
ート数が３０ステートですみ、処理時間が短縮できるこ
とになる。しかも、従来のプログラムでは、第４回に示
したようにＢＣおよびＨＬの２つのレジスタペアが必要
であるのに対して、本実施例のマイクロコンピュータ回
路ではＨしレジスタペアのみですむことになる。
なお、上記実施例では、ＣＰＵＩとして８０系８ビツト
マイクロコンピユータである２８０を使用した場合につ
いて説明したが、ｃｐｕ ｔは他のマイクロコンピュー
タであってもよい。
マイクロコンピユータである２８０を使用した場合につ
いて説明したが、ｃｐｕ ｔは他のマイクロコンピュー
タであってもよい。
以上説明したように本発明は、外部に設けたレジスタ回
路にアキュムレータ値を書き込んだ後に分岐テーブルの
先頭２バイトをロードする命令を実行するだけでレジス
タ回路に古き込まれた値に対応する分岐先アドレスをＣ
ＰＵ内部のレジスタペアにロードできるようにしたこと
により、分岐先アドレスが格納されている分岐テーブル
のアドレスの計算を不要としてプログラムにおける分岐
に要するステート数を減少させ処理時間を短縮化できる
効果がある。
路にアキュムレータ値を書き込んだ後に分岐テーブルの
先頭２バイトをロードする命令を実行するだけでレジス
タ回路に古き込まれた値に対応する分岐先アドレスをＣ
ＰＵ内部のレジスタペアにロードできるようにしたこと
により、分岐先アドレスが格納されている分岐テーブル
のアドレスの計算を不要としてプログラムにおける分岐
に要するステート数を減少させ処理時間を短縮化できる
効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
ケース別分岐の一例を示す図、第３図は第１図に示した
マイクロコンピュータ回路で第２図のケース別分岐を実
行するプログラム例を示す図、 第４図は従来のマイクロコンピュータ回路で第２図の条
件別分岐を実行するプログラム例を示す図である。 図において、 １・・・ＣＰＵ、 ２・・・ＲＯＭ。 ３・・・ＲＡＭ。 ４・・・レジスタ回路、 ５・・・加算器制御回路、 ６・・・加算回路、 ７・・・アドレスデコーダ、 ８・・・アドレスバスバッファ、 １１・・・アドレスバス、 １２・・・データバス、 １３・・・コントロールバスである。
ケース別分岐の一例を示す図、第３図は第１図に示した
マイクロコンピュータ回路で第２図のケース別分岐を実
行するプログラム例を示す図、 第４図は従来のマイクロコンピュータ回路で第２図の条
件別分岐を実行するプログラム例を示す図である。 図において、 １・・・ＣＰＵ、 ２・・・ＲＯＭ。 ３・・・ＲＡＭ。 ４・・・レジスタ回路、 ５・・・加算器制御回路、 ６・・・加算回路、 ７・・・アドレスデコーダ、 ８・・・アドレスバスバッファ、 １１・・・アドレスバス、 １２・・・データバス、 １３・・・コントロールバスである。
Claims (1)
- 【特許請求の範囲】 ＣＰＵから分岐先アドレスが分岐テーブルの何番目にあ
るかを書き込まれるレジスタ回路と、このレジスタ回路
に書き込まれた値と前記ＣＰＵが出力するアドレスバス
の値とを加算する加算回路と、 前記アドレスバスの値を保持するアドレスバスバッファ
と、 前記ＣＰＵが実行するマシンサイクルをカウントするこ
とにより前記加算回路が動作するタイミングと前記アド
レスバスバッファが動作するタイミングとを排他的に制
御して前記加算回路からの出力または前記アドレスバス
バッファからの出力をアドレスとしてメモリに供給させ
る加算器制御回路と、 を有することを特徴とするマイクロコンピュータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22653086A JPS6380333A (ja) | 1986-09-24 | 1986-09-24 | マイクロコンピユ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22653086A JPS6380333A (ja) | 1986-09-24 | 1986-09-24 | マイクロコンピユ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6380333A true JPS6380333A (ja) | 1988-04-11 |
Family
ID=16846578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22653086A Pending JPS6380333A (ja) | 1986-09-24 | 1986-09-24 | マイクロコンピユ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6380333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013192786A (ja) * | 2012-03-21 | 2013-09-30 | Sophia Co Ltd | 遊技機 |
-
1986
- 1986-09-24 JP JP22653086A patent/JPS6380333A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013192786A (ja) * | 2012-03-21 | 2013-09-30 | Sophia Co Ltd | 遊技機 |
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