JPS62117041A - マイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、複数の割込み要因に対して各々割込みの許可
及び禁止を制御する割込み許可フラグビットを有するマ
イクロコンピュータに関する。

（ロ）従来の技術 一般に、マイクロコンピュータは、外部要因、タイマー
要因等の複数の割込み要因に基いた割込み機能を備える
が、これら複数の割込み要因に対処するために、マイク
ロコンピュータには、各々の割込み要因に対応した割込
み要求フラグ及び割込み許可フラグが設けられる。そこ
で、ある割込み要因が発生すると、その要因に対応する
割込み要求フラグがセットされるが、この場合、この要
因に対応する割込み許可フラグがセットされている場合
に限り割込みが受は付けられる。

一方、マスタ割込み許可フラグの設けられたマイクロコ
ンピュータもある。マスタ割込み許可フラグは、すべて
の割込みに対する許可及び禁止を制御するフラグであり
、この場合には、割込み要因の発生によって割込み要求
フラグがセットされたとき、対応する割込み許可フラグ
及びマスタ割込み許可フラグがセットされている場合に
限り割込みが受は付けられる。

第２図は、上述したマイクロコンピュータのブロック図
であり、割込み要求レジスタ（１）のａ、ｂ、ｃが割込
み要因Ａ、Ｂ、Ｃに対応する割込み要求フラグとして使
用きれ、割込み許可レジスタ（２）のａ’　、ｂ’　、
ｃ’が割込み要因Ａ、Ｂ、Ｃに対応する割込み許可フラ
ッグとして使用される。割込み要求フラグａ、ｂ、ｃの
各出力と割込み許可フラグａ’　、ｂ’　、ｃ’の各出
力は、各々ＡＮＤゲート（３）（４）（５）に印加され
、ＡＮＤゲー）−（３）（４）（５）の出力は割込み制
御回路（６）に印加される。また、割込み許可レジスタ
（２）のｄ′は、マスタ割込み許可フラグとして用いら
れ、該割込み許可フラグｄ′の出力は、割込み制御回路
（６）の出力と共にＡＮＤゲート（７）に印加され、Ａ
ＮＤゲート（７）の出力が割込み信号ＩＮＴとして出力
きれる。更に、割込み要求レジスタ（１）及び割込み許
可レジスタ（２）は、パスライン（８）に接続きれてデ
ータのセット及び読み出しが為される。

特に、割込み許可レジスタ（２）の書き込み及び読よっ
て為される。

上述のマイクロコンピュータと同様の構成は、本願出願
人が昭和６０年３月１日に発行したマイコン資料シリー
ズＮ０１２ＢｒＬＣ５８００シリーズユーザーズマニユ
アル」の第４０頁に記載されている。

（ハ）発明が解決しようとする問題点 しかしながら、第２図のマイクロコンピュータに於いて
は、割込み許可レジスタ（２）は４ビツトで構成される
ため、割込み許可レジスタ（２）内にマスタ割込み許可
フラグｄ′が設けられると、割込み要因に対応する割込
み許可フラグは３ビツトに制限される。更に、割込み要
求フラグも３ビツトとなるため、４ビツトから構成きれ
る割込み要求レジスタ（１）の１ビツトが空いてしまい
、割込み要求レジスタ（１）の使用効率が悪くなる。ま
た、マスタ割込み許可フラグを割込み許可レジスタ（２
）以外の部分に独立して設けた場合には、割込み要因を
増すことができるが、マスタ割込み許可フラグをセット
及びリセットする命令が必要となる。

（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて為されたものであり、割
込み要因に対応する割込み許可フラグとマスタ割込み許
可フラグとを個別に設けると共に、割込み許可フラグの
セット及びリセット命令のオペランドが割込み許可フラ
グの内容に影響を与えない内容であることを検出する手
段を設け、該手段によりマスタ割込み許可フラグのセッ
ト及びリセットをすることにより、命令の追加をするこ
となくマスタ割込み許可フラグのセット及びリセットを
可能としたものである。

（ホ）作用 上述の手段によれば、割込み許可フラグのセットあるい
はリセット命令が実行されると、そのオペランドで指定
された割込み許可フラグのセットあるいはリセットが実
行されるが、オペランドが割込み許可フラグを指定しな
い内容、例えば４ビツトのオペランドの各ビットが“０
”の場合には、検出手段がすべて＃　ＯＩｔをあること
を検出し、その検出出力によってマスタ割込み許可フラ
グのセット及びリセットが為される。即ち、割込み許可
フラグのセット及びリセット命令を用いてマスタ割込み
許可フラグのセット及びリセットを行なうものである。

（へ）実施例 第１図は本発明の実施例を示すブロック図である。割込
み要求レジスタ（９）は４ビツトから構成され、各々ａ
、ｂ、ｃ、ｄは割込み要因Ａ、Ｂ、Ｃ，Ｄに対応した割
込み要求フラグとして使用され、また、割込み許可レジ
スタ（１０）も４ビツトから構成され、各々ａ′、　′
、ｃ′、ｄ′は割込す み要因Ａ、Ｂ、Ｃ，Ｄに対応した割込み許可フラグとし
て使用きれる。これらの割込み要求フラグａ、ｂ、ｃ、
ｄの各出力と割込み許可フラグａ′、ｂ′、　′、ｄ′
の各出力は、各々ＡＮＤゲー１−　（１１）（１２）（
１３）（１４）に印加きれ、ＡＮＤゲート（１１）（１
２）（１３）（１４＞の出力は割込み制御回路（１５）
に印加される。割込み制御回路（１５）は、各々の割込
み要因に対して優先順位を設定すると共に６割込み要因
に対応する割込みベクターアドレスを作成し、割込み信
号ＩＮＴ’　を出力する。

一方、マスタ割込み許可フラグク１６）は、割込み許可
レジスタ（１０）及び割込み要求レジスタ（９）とは別
に設けられ、その出力は割込み制御回路（１５）の割込
み信号ＩＮＴ’　と共にＡＮＤゲート（１７）に印加さ
れ、ＡＮＤゲート（１７）の出力が割込み信号ＩＮＴと
してマイクロコンピュータ内部に供給される。

ところで、インストラクションデコーダ（１８）は、プ
ログラムメモリ（図示せず）から順次読み出されて印加
される命令コードを入力し、そのフードが指示する命令
が何であるかを解読するものであり、命令が指示する動
作を実行するために各種の制御信号を出力する。ここで
、割込み許可レジスタ（１０）の操作する命令、即ち、
割込み許可フラグセット命令ＤＩＸに−モニツク）ある
いは割込み許可フラグセット命令ＥＩＸ（二一モ二ツク
）がインストラクションデコーダ（１８）に印加される
と、インストラクションデコーダ（１８）からは制御信
号ＥＩあるいはＤＩが出力される。この、命令ＥＩＸ及
びＤＩＸに於いて、Ｘで表わされる部分は、４ビツトで
構成されるオペランドであり、１６進数で表現される。

このオペランドは、割込み許可レジスタ（１０）のセッ
トあるいはリセットするビットを表現するものであり、
例えば、Ｘが“１”であれば割込み許可フラグａ′で、
Ｘが２”であれば割込み許可フラグｂ′Ｘが“３”であ
れば割込み許可フラグａ′及びｂ′が指定される。

また、命令コードに含まれる４ビツトのオペランドは、
ゼロ検出回路（１９）に供給され、命令ＥＩＸあるいは
ＤＩＸがインストラクションデコーダ（１８）で解読さ
れた際にオペランドＸが′０°′であるか否か判定され
、′０”であることが検出されると検出出力ＭＡが出力
きれる。検出出力ＭＡは、インストラクションデコーダ
（１８）から出力される制御信号ＥＩが印加されたＡＮ
Ｄゲート（２０）と、制御信号ＤＩが印加されたＡＮＤ
ゲート（２１）に印加される。このＡＮＤゲート（２０
）の出力は、マスタ割込み許可フラグ（１６）のセット
端子に接続され、ＡＮＤゲート（２１）の出力はリセッ
ト端子に接続される。一方、インストラクションデコー
ダ（１Ｂ）の制御信号ＥＩ及びＤＩは、ＯＲゲート（２
２）を介して割込み許可レジスタ（１０）に印加され、
４ビツトのパスライン（２３）に送出されたデータを割
込み許可レジスタ（１０）に書き込むように制御する。

従って、オペランドが“Ｏ”でない割込み許可フラグセ
ット命令ＥＩＸあるいは割込み許可フラグリセット命令
ＤＩＸが、インストラクションデコーダ（１８）で解読
された場合には、ゼロ検出回路（１９）の検出出力ＭＡ
は、′０”レベルとなるため、“１″レベルとなる制御
信号ＥＩあるいはＤＩは、ＯＲゲート（２２）を介して
割込み許可レジスタ（１０）にデータの書き込みを指示
する。このとき、セット命令ＥＩＸであったときには、
それまで割込み許可レジスタ（１０）に保持されていた
４ビツトのデータとオペランドＸの論理和を演算回路（
図示せず）で予め演算し、その結果をパスライン（２３
）に送出しておく、これにより、オペランドＸで指定さ
れた割込み許可フラグがセットきれる。一方、リセット
命令ＤＩＸであったときには、割込み許可レジスタ（１
０）に保持されていた４ビツトのデータを反転したデー
タとオペランドＸの論理積を演算回路で予め演算し、そ
の結果をパスライン（２３）に送出しておく。これによ
り、オペランドＸで指定された割込み許可フラグがリセ
ットされる。尚、この演算動作は、命令ＥＩＸあるいは
ＤＩＸが実行されるインストラクションサイクルの前半
でインストラクションデコーダ（１８〉の制御信号に基
づいて自動的に実施される。

また、オペランドＸが０°゛の命令ＥＩＸが実行された
場合には、インストラクションデコーダ（１８）の制御
信号ＥＩ及びゼロ検出回路（１９）の検出出力ＭＡが“
１”°レベルとなるため、ＡＮＤゲート（２０）の出力
によりマスタ割込み許可フラグ（１６）がセットされる
。一方、オペランドＸが“０゛′の命令ＤＩＸが実行さ
れた場合には、インストラクションデコーダ（１８）の
制御信号ＤＩ及びゼロ検出回路（１９）の検出出力ＭＡ
が“１”レベルとなるため、ＮＡＮＤゲート（２１）の
出力によりマスタ割込み許可フラグ（１６）がリセット
される。このような、命令ＥＩＸあるいはＤＩＸが実行
された場合、検出出力ＭＡと共に制御信号ＥＩあるいは
ＤＩが“１”レベルとなり、割込み許可レジスタ（１０
）の書き込み動作が実施されるが、このとき、割込み許
可レジスタ（１０）に保持されていたデータとオペラン
ドＸの′″０”のデータとを演算回路で前述の如く演算
した結果は、それまで割込み許可レジスタ（１０）に保
持されていたデータと変化しない為、各側込み許可フラ
グ＆’　、ｂ’　、Ｃ’　、ｄ’の状態は変わらない。

このようにマスタ割込み許可フラグ（１６）を独立して
個別に設けても、割込み許可フラグのセット命令ＥＩＸ
及びリセット命令ＤＩＸのオペランドＸに、割込み許可
フラグａ’　、ｂ’　、ｃ’　、ｄ’の内容を変えない
数値“０”を入れることにより、マスタ割込み許可フラ
グ（１６）のセット及びリセットを行なうことができる
。

（ト）発明の効果 上述の如く、本発明によれば、割込み要求フラグを割込
み要求レジスタの構成ビット数に増すことが可能であり
、レジスタの利用効率が向上するものであり、更に、マ
スタ割込み許可フラグのセット及びリセットが割込み許
可フラグのセット及びリセット命令と共通となるため、
命令数を増す必要もなくなる。よって、使い易いマイク
ロコンピュータが得られる利点を有している。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は従
来例を示すブロック図である。 （９）・・・割込み要求レジスタ、　（１０）・・・割
込み許可レジスタ、　　（１１）乃至（１４）・・・Ａ
ＮＤゲート、（１５）・・・割込み制御回路、　（１６
〉・・・マスタ割込み許可フラグ、　（１７）・・・Ａ
ＮＤゲート、　（１８）・・・インストラクションデコ
ーダ、（１９）・・・ゼロ検出回路、（２０）（２１）
・・・ＡＮＤゲート、　（２２）・・・ＯＲゲート、　
　（２３）・・・パスライン。 出願人　三洋電機株式会社　外１名 代理人　弁理士　　佐　野　静　夫 第１図

Claims (1)

【特許請求の範囲】
1. １、複数の割込み要求に対応する複数の割込み許可フラ
   グビットと、前記複数の割込み要求のすべてに対して割
   込みの許可及び禁止を制御するマスタ割込み許可フラグ
   と、前記複数の割込み許可フラグビットと同数のオペラ
   ンドを有し該オペランドで指示される前記割込み許可フ
   ラグビットをセットあるいはリセットする命令を備えた
   マイクロコンピュータに於いて、前記複数の割込み許可
   フラグビットとマスタ割込み許可フラグとを個別に設け
   ると共に前記命令のオペランドが割込み許可フラグに影
   響を与えない内容であることを検出する手段を設け、該
   手段により前記マスタ割込み許可フラグをセットあるい
   はリセットすることを特徴とするマイクロコンピュータ
   。