JPH04319729A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04319729A JPH04319729A JP8801791A JP8801791A JPH04319729A JP H04319729 A JPH04319729 A JP H04319729A JP 8801791 A JP8801791 A JP 8801791A JP 8801791 A JP8801791 A JP 8801791A JP H04319729 A JPH04319729 A JP H04319729A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- operand
- operand control
- switching flag
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、オペランド制御の切
り替えを可能としたマイクロコンピュータに関するもの
である。
り替えを可能としたマイクロコンピュータに関するもの
である。
【０００２】
【従来の技術】従来の２オペランド制御のマイクロコン
ピュータのプログラムでは、ｎ番地に命令コード、ｎ＋
１番地にソースアドレス、ｎ＋２番地にデスティネーシ
ョンアドレスが格納されているものが多かった。例えば
加算命令の場合、ソースアドレスで示される番地のデー
タと、デスティネーションアドレスで示される番地のデ
ータが加算された後、この加算されたデータが再びデス
ティネーションアドレスで示される番地に格納される。 このため、デスティネーションアドレスで示される番地
のデータを書き換えたくない場合には、事前にデスティ
ネーションアドレスで示される番地のデータを別の場所
にコピーしてから加算する必要があった。この場合のア
センブラプログラムの例を挙げると、 （プログラム） ＭＯＶ Ｂ Ｃ ＡＤＤ Ａ Ｃ （Ａ，Ｂ，Ｃ はア
ドレスを示す）のようになり、アドレスＢで示されるデ
ータをアドレスＣへコピーし、アドレスＡで示されるデ
ータとアドレスＣで示されるデータを加算するというよ
うに、２命令の実行が必要であった。
ピュータのプログラムでは、ｎ番地に命令コード、ｎ＋
１番地にソースアドレス、ｎ＋２番地にデスティネーシ
ョンアドレスが格納されているものが多かった。例えば
加算命令の場合、ソースアドレスで示される番地のデー
タと、デスティネーションアドレスで示される番地のデ
ータが加算された後、この加算されたデータが再びデス
ティネーションアドレスで示される番地に格納される。 このため、デスティネーションアドレスで示される番地
のデータを書き換えたくない場合には、事前にデスティ
ネーションアドレスで示される番地のデータを別の場所
にコピーしてから加算する必要があった。この場合のア
センブラプログラムの例を挙げると、 （プログラム） ＭＯＶ Ｂ Ｃ ＡＤＤ Ａ Ｃ （Ａ，Ｂ，Ｃ はア
ドレスを示す）のようになり、アドレスＢで示されるデ
ータをアドレスＣへコピーし、アドレスＡで示されるデ
ータとアドレスＣで示されるデータを加算するというよ
うに、２命令の実行が必要であった。
【０００３】一方、３オペランド制御のマイクロコンピ
ュータのプログラムでは上記アセンブラプログラムは、
ＡＤＤ Ａ Ｂ Ｃ となり、１命令の実行で済む。しかし、デスティネーシ
ョンアドレスで示される番地のデータを書き換えたい場
合、すなわち、アドレスＡで示されるデータとアドレス
Ｂで示されるデータとを加算し、この加算した結果を再
びアドレスＢに格納したい場合には、２オペランド制御
では、 ＡＤＤ Ａ Ｂ となり、命令コードと２つのアドレス指定部で済むが、
３オペランド制御では、 ＡＤＤ Ａ Ｂ Ｂ となり、命令コードと３つのアドレス指定部が必要とな
る。
ュータのプログラムでは上記アセンブラプログラムは、
ＡＤＤ Ａ Ｂ Ｃ となり、１命令の実行で済む。しかし、デスティネーシ
ョンアドレスで示される番地のデータを書き換えたい場
合、すなわち、アドレスＡで示されるデータとアドレス
Ｂで示されるデータとを加算し、この加算した結果を再
びアドレスＢに格納したい場合には、２オペランド制御
では、 ＡＤＤ Ａ Ｂ となり、命令コードと２つのアドレス指定部で済むが、
３オペランド制御では、 ＡＤＤ Ａ Ｂ Ｂ となり、命令コードと３つのアドレス指定部が必要とな
る。
【０００４】従来のマイクロコンピュータは、２オペラ
ンド制御または３オペランド制御のうちのどちらか一方
の制御しか行わなかった。
ンド制御または３オペランド制御のうちのどちらか一方
の制御しか行わなかった。
【０００５】
【発明が解決しようとする課題】このように従来のマイ
クロコンピュータでは２オペランド制御または３オペラ
ンド制御のうちどちらか一方でしか制御を行わないため
、アドレス指定部の増加によりプログラムの容量が大き
くなってしまったり、実行命令の増加により実行時間が
長くなったりするという問題があった。
クロコンピュータでは２オペランド制御または３オペラ
ンド制御のうちどちらか一方でしか制御を行わないため
、アドレス指定部の増加によりプログラムの容量が大き
くなってしまったり、実行命令の増加により実行時間が
長くなったりするという問題があった。
【０００６】この発明の目的は、上記問題点に鑑み、プ
ログラム容量を削減し、しかも実行時間を短縮すること
のできるマイクロコンピュータを提供することである。
ログラム容量を削減し、しかも実行時間を短縮すること
のできるマイクロコンピュータを提供することである。
【０００７】
【課題を解決するための手段】この発明のマイクロコン
ピュータは、命令実行部の出力により２オペランド制御
か３オペランド制御かで異なる論理値が設定される切り
替えフラグをＣＰＵ内部に設け、この切り替えフラグの
出力を命令解読部により解読するようにしたものである
。
ピュータは、命令実行部の出力により２オペランド制御
か３オペランド制御かで異なる論理値が設定される切り
替えフラグをＣＰＵ内部に設け、この切り替えフラグの
出力を命令解読部により解読するようにしたものである
。
【０００８】
【作用】この発明の構成によれば、命令実行部の出力に
より２オペランド制御か３オペランド制御かで異なる論
理値が設定される切り替えフラグをＣＰＵ内部に設け、
この切り替えフラグの出力を命令解読部により解読する
ようにしたことにより、同一命令コードでありながら２
オペランド制御と３オペランド制御とを適宜切り替える
ことが可能となる。
より２オペランド制御か３オペランド制御かで異なる論
理値が設定される切り替えフラグをＣＰＵ内部に設け、
この切り替えフラグの出力を命令解読部により解読する
ようにしたことにより、同一命令コードでありながら２
オペランド制御と３オペランド制御とを適宜切り替える
ことが可能となる。
【０００９】
【実施例】以下この発明の一実施例について図面を参照
しながら説明する。図１はこの発明の一実施例のマイク
ロコンピュータの構成を示すブロック図である。図１に
おいて、１は命令コードを解読する命令解読部、２は解
読された命令を実行する命令実行部、３は切り替えフラ
グである。また、ａは切り替えフラグ３をリセットする
ための信号であり、ｂは切り替えフラグ３をセットする
ための信号であり、ｃは切り替えフラグの出力信号であ
る。
しながら説明する。図１はこの発明の一実施例のマイク
ロコンピュータの構成を示すブロック図である。図１に
おいて、１は命令コードを解読する命令解読部、２は解
読された命令を実行する命令実行部、３は切り替えフラ
グである。また、ａは切り替えフラグ３をリセットする
ための信号であり、ｂは切り替えフラグ３をセットする
ための信号であり、ｃは切り替えフラグの出力信号であ
る。
【００１０】図１に示すように、マイクロコンピュータ
は、命令実行部２の出力すなわち信号ａまたは信号ｂに
より２オペランド制御か３オペランド制御かで異なる論
理値が設定される切り替えフラグ３をＣＰＵ内部に設け
、この切り替えフラグ３の出力を命令解読部１により解
読するようにしたものである。このように構成したマイ
クロコンピュータの動作を図２に示すアセンブラプログ
ラムを参照しながら説明する。
は、命令実行部２の出力すなわち信号ａまたは信号ｂに
より２オペランド制御か３オペランド制御かで異なる論
理値が設定される切り替えフラグ３をＣＰＵ内部に設け
、この切り替えフラグ３の出力を命令解読部１により解
読するようにしたものである。このように構成したマイ
クロコンピュータの動作を図２に示すアセンブラプログ
ラムを参照しながら説明する。
【００１１】図２において、Ｘはアセンブラプログラム
であり、符号ｄで示す命令は切り替えフラグ３をリセッ
トする命令、符号ｅで示す命令は切り替えフラグ３をセ
ットする命令である。今、切り替えフラグ３がセットさ
れているときには３オペランド制御を行い、また、リセ
ットされているときには２オペランド制御をそれぞれ行
なうものとする。切り替えフラグ３のセット・リセット
とは切り替えプラグ３に異なる論理値を設定することを
意味する。
であり、符号ｄで示す命令は切り替えフラグ３をリセッ
トする命令、符号ｅで示す命令は切り替えフラグ３をセ
ットする命令である。今、切り替えフラグ３がセットさ
れているときには３オペランド制御を行い、また、リセ
ットされているときには２オペランド制御をそれぞれ行
なうものとする。切り替えフラグ３のセット・リセット
とは切り替えプラグ３に異なる論理値を設定することを
意味する。
【００１２】プログラム中に切り替えフラグ３をリセッ
トする命令（符号ｄ）があると、命令解読部１でこのリ
セット命令が解読され、命令実行部２の出力信号ａを通
じて切り替えフラグ３はリセットされる。これにより、
命令解読部１では切り替えフラグ３の出力信号ｃおよび
命令コードを共に解読し、オペランド（命令コード以降
に配置されているアドレス指定部の数等）に関する情報
を解析する。この動作を繰り返すことにより、これ以降
に実行する命令を２オペランド制御で行う。
トする命令（符号ｄ）があると、命令解読部１でこのリ
セット命令が解読され、命令実行部２の出力信号ａを通
じて切り替えフラグ３はリセットされる。これにより、
命令解読部１では切り替えフラグ３の出力信号ｃおよび
命令コードを共に解読し、オペランド（命令コード以降
に配置されているアドレス指定部の数等）に関する情報
を解析する。この動作を繰り返すことにより、これ以降
に実行する命令を２オペランド制御で行う。
【００１３】次に、２オペランド制御から３オペランド
制御に切り替えたい場合には、図２の符号ｅに示される
ような切り替えフラグ３のセット命令をプログラム中に
置くことにより、命令解読部１でこのセット命令が解読
され、出力信号ｂを通じて切り替えフラグ３がセットさ
れる。これにより、命令解読部１で切り替えフラグ３の
出力信号ｃおよび命令コードを共に解読し、オペランド
（命令コード以降に配置されているアドレス指定部の数
等）に関する情報を解析する。この動作を繰り返すこと
により、これ以降に実行する命令は３オペランド制御で
行う。
制御に切り替えたい場合には、図２の符号ｅに示される
ような切り替えフラグ３のセット命令をプログラム中に
置くことにより、命令解読部１でこのセット命令が解読
され、出力信号ｂを通じて切り替えフラグ３がセットさ
れる。これにより、命令解読部１で切り替えフラグ３の
出力信号ｃおよび命令コードを共に解読し、オペランド
（命令コード以降に配置されているアドレス指定部の数
等）に関する情報を解析する。この動作を繰り返すこと
により、これ以降に実行する命令は３オペランド制御で
行う。
【００１４】また、プログラムの実行中に割り込みや例
外処理等によりプログラムの流れが中断された場合には
、この切り替えフラグ３の値はＣＰＵの内部情報として
他の情報と共に特定の記憶空間に退避される。そして、
割り込みや例外処理等の処理ルーチンから復帰した時に
は、ＣＰＵの内部情報として退避された値が切り替えフ
ラグ３にも書き込まれる。これによってＣＰＵの状態は
プログラムの流れが中断される前と等しくなる。
外処理等によりプログラムの流れが中断された場合には
、この切り替えフラグ３の値はＣＰＵの内部情報として
他の情報と共に特定の記憶空間に退避される。そして、
割り込みや例外処理等の処理ルーチンから復帰した時に
は、ＣＰＵの内部情報として退避された値が切り替えフ
ラグ３にも書き込まれる。これによってＣＰＵの状態は
プログラムの流れが中断される前と等しくなる。
【００１５】以上の操作をすることによって、容易に２
オペランド制御と３オペランド制御とを切り替えること
ができる。
オペランド制御と３オペランド制御とを切り替えること
ができる。
【００１６】
【発明の効果】この発明のマイクロコンピュータによれ
ば、命令実行部の出力により２オペランド制御か３オペ
ランド制御かで異なる論理値が設定される切り替えフラ
グをＣＰＵ内部に設け、この切り替えフラグの出力を命
令解読部により解読するようにしたことにより、同一命
令コードでありながら２オペランド制御と３オペランド
制御とを適宜切り替えることが可能となる。
ば、命令実行部の出力により２オペランド制御か３オペ
ランド制御かで異なる論理値が設定される切り替えフラ
グをＣＰＵ内部に設け、この切り替えフラグの出力を命
令解読部により解読するようにしたことにより、同一命
令コードでありながら２オペランド制御と３オペランド
制御とを適宜切り替えることが可能となる。
【００１７】その結果、プログラム容量の削減や実行時
間の短縮を実現したマイクロコンピュータを得ることが
できる。
間の短縮を実現したマイクロコンピュータを得ることが
できる。
【図１】この発明の一実施例のマイクロコンピュータの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】この発明の一実施例のマイクロコンピュータに
おけるアセンブラプログラムを示す図である。
おけるアセンブラプログラムを示す図である。
１ 命令解読部
２ 命令実行部
３ 切り替えフラグ
Claims (1)
- 【請求項１】 命令コードを解読する命令解読部とこ
の命令解読部で解読した命令を実行する命令実行部とを
備えたマイクロコンピュータであって、前記命令実行部
の出力により２オペランド制御か３オペランド制御かで
異なる論理値が設定される切り替えフラグをＣＰＵ内部
に設け、この切り替えフラグの出力を前記命令解読部に
より解読するようにしたマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8801791A JPH04319729A (ja) | 1991-04-19 | 1991-04-19 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8801791A JPH04319729A (ja) | 1991-04-19 | 1991-04-19 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04319729A true JPH04319729A (ja) | 1992-11-10 |
Family
ID=13931073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8801791A Pending JPH04319729A (ja) | 1991-04-19 | 1991-04-19 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04319729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7487338B2 (en) | 2002-07-19 | 2009-02-03 | Renesas Technology Corp. | Data processor for modifying and executing operation of instruction code according to the indication of other instruction code |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54100634A (en) * | 1978-01-26 | 1979-08-08 | Toshiba Corp | Computer |
-
1991
- 1991-04-19 JP JP8801791A patent/JPH04319729A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54100634A (en) * | 1978-01-26 | 1979-08-08 | Toshiba Corp | Computer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7487338B2 (en) | 2002-07-19 | 2009-02-03 | Renesas Technology Corp. | Data processor for modifying and executing operation of instruction code according to the indication of other instruction code |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100312092B1 (ko) | 스택레퍼런스및비스택레퍼런스방식으로공유논리레지스터파일의레지스터를지정하는두명령어유형을실행하는방법및장치 | |
| JP3649470B2 (ja) | データ処理装置 | |
| US5077657A (en) | Emulator Assist unit which forms addresses of user instruction operands in response to emulator assist unit commands from host processor | |
| KR100286416B1 (ko) | 여러운영체제기술에서볼수없는상이한데이터형연산을수행하는방법 | |
| JP6807383B2 (ja) | 転送プレフィックス命令 | |
| GB2478726A (en) | Instruction decoder for a processor able to deal with N-bit length data and 2N-bit length data using a set of registers. | |
| JPH03171231A (ja) | マイクロコンピュータシステム | |
| JPS58129673A (ja) | デ−タ処理装置 | |
| JPH04319729A (ja) | マイクロコンピュータ | |
| JPS6217773B2 (ja) | ||
| JPH056281A (ja) | 情報処理装置 | |
| JPH0683614A (ja) | マイクロコンピュータ | |
| US20050172108A1 (en) | Device and method of switching registers to be accessed by changing operating modes in a processor | |
| US7073049B2 (en) | Non-copy shared stack and register file device and dual language processor structure using the same | |
| JP2005275703A (ja) | プロセッサ及びコンテキスト切り替え方法 | |
| JP2000112754A (ja) | データ処理装置 | |
| JP2731618B2 (ja) | エミュレータ | |
| JPH03149621A (ja) | マイクロプロセッサ | |
| JP3651099B2 (ja) | プログラマブルコントローラ | |
| JP2581298B2 (ja) | メモリアクセス権情報供給機構 | |
| JPH03204029A (ja) | 情報処理装置 | |
| JPH0520052A (ja) | マイクロプログラム制御装置 | |
| JPS6298428A (ja) | デ−タ処理システム | |
| JPH04369723A (ja) | マイクロプログラム制御装置 | |
| JP2003177925A (ja) | レジスタ復帰方法、レジスタ退避方法、レジスタ管理方法、情報処理装置、プログラム |