JPH03204029A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH03204029A JPH03204029A JP34291289A JP34291289A JPH03204029A JP H03204029 A JPH03204029 A JP H03204029A JP 34291289 A JP34291289 A JP 34291289A JP 34291289 A JP34291289 A JP 34291289A JP H03204029 A JPH03204029 A JP H03204029A
- Authority
- JP
- Japan
- Prior art keywords
- register
- operand
- memory
- field
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 28
- 230000010365 information processing Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 abstract 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、レジスタとメモリとを扱う情報処理装置のア
ーキテクチャに関する。
ーキテクチャに関する。
従来、レジスタとメモリとを有し、それらに演算をほど
こす等の操作を行なう情報処理装置においては、機械語
命令の命令形式上オペランドとしてのレジスタとメモリ
とを明確に区別している。
こす等の操作を行なう情報処理装置においては、機械語
命令の命令形式上オペランドとしてのレジスタとメモリ
とを明確に区別している。
例えば、機械語命令と一対一に対応するアセンブリ言語
で、レジスタＲＯＩの内容を１増やす命令とメモリの１
００ＯＨ番地の内容を１増やす命令を記述すると、前者
は ＩＮＣＲＯＩ 後者は ＩＮＣ（１００ＯＨ） のように表記される。
で、レジスタＲＯＩの内容を１増やす命令とメモリの１
００ＯＨ番地の内容を１増やす命令を記述すると、前者
は ＩＮＣＲＯＩ 後者は ＩＮＣ（１００ＯＨ） のように表記される。
上述したように、従来の情報処理装置は、機械語命令に
おいてメモリオペランドとレジスタオペランドとを明確
に区別しているか故に、オペランド１の内容とオペラン
ド２の内容とで演算を行ない結果をオペランド１の内容
に書き戻す一般的な２オペランド命令においては、イミ
ディエイトデータオペランドも含めると１命令につき、
レジスタ − レジスタ レジスタ − メモリ レジスタ − イミディエイトデータ メモリ − レジスタ メモリ − メモリ メモリ − イミディエイトデータ の６通りのオペランドの組合せが発生し、煩雑になって
いる。
おいてメモリオペランドとレジスタオペランドとを明確
に区別しているか故に、オペランド１の内容とオペラン
ド２の内容とで演算を行ない結果をオペランド１の内容
に書き戻す一般的な２オペランド命令においては、イミ
ディエイトデータオペランドも含めると１命令につき、
レジスタ − レジスタ レジスタ − メモリ レジスタ − イミディエイトデータ メモリ − レジスタ メモリ − メモリ メモリ − イミディエイトデータ の６通りのオペランドの組合せが発生し、煩雑になって
いる。
本発明によれば、「レジスタとメモリとを扱う情報処理
装置において、前記情報処理装置を操作する機械語命令
上、前記レジスタに仮想的なアドレスを付与し、前記レ
ジスタと前記メモリとを同一形式で一括して扱うことを
可能にするアーキテクチャを有することを特徴とする情
報処理装置ｊが得られる。
装置において、前記情報処理装置を操作する機械語命令
上、前記レジスタに仮想的なアドレスを付与し、前記レ
ジスタと前記メモリとを同一形式で一括して扱うことを
可能にするアーキテクチャを有することを特徴とする情
報処理装置ｊが得られる。
次に、本発明の一実施例を示した図面を参照して、本発
明をより詳細に説明する。
明をより詳細に説明する。
第１図を参照すると、本発明の一実施例によるアーキテ
クチャを有する情報処理装置は、中央処理装置１００と
、メモリ装置１１０とからなる。
クチャを有する情報処理装置は、中央処理装置１００と
、メモリ装置１１０とからなる。
中央処理装置１００は、その内容に、本発明の仮想的な
アドレスが付与されるレジスタ群１０１、命令を取り込
んでおく命令レジスタ１０２、命令レジスタ１０２にと
り込まれた命令をデコードするデコーダ１０３、演算器
１０４、演算器１０４への入力データを保持する二つの
レジスタ１０５と１０６を有している。
アドレスが付与されるレジスタ群１０１、命令を取り込
んでおく命令レジスタ１０２、命令レジスタ１０２にと
り込まれた命令をデコードするデコーダ１０３、演算器
１０４、演算器１０４への入力データを保持する二つの
レジスタ１０５と１０６を有している。
ここでは、中央処理装置１００の扱うメモリ１１０のア
ドレスとして０００Ｈ番地から７ＦＦＦＨ番地までが割
りあてられており、レジスタ群１０１にはＲＯＯからＲ
１５までの１６個のレジスタがあるものとする。また、
メモリ装置１１０の１アドレスのビット長のレジスタ群
１０１の各レジスタのビット長は等しいものとする。
ドレスとして０００Ｈ番地から７ＦＦＦＨ番地までが割
りあてられており、レジスタ群１０１にはＲＯＯからＲ
１５までの１６個のレジスタがあるものとする。また、
メモリ装置１１０の１アドレスのビット長のレジスタ群
１０１の各レジスタのビット長は等しいものとする。
レジスタＲＯＯをメモリ１１０のアドレスと重なり合わ
ない８０００Ｈ番地に割り当て、レジスタＲ０１を８０
０１Ｈ番地に割りあてるというように、順次割り当てて
いき、Ｒ１５レジスタをＲＯＯＦＨ番地に割り当てる。
ない８０００Ｈ番地に割り当て、レジスタＲ０１を８０
０１Ｈ番地に割りあてるというように、順次割り当てて
いき、Ｒ１５レジスタをＲＯＯＦＨ番地に割り当てる。
基本的なメモリーメモリの２オペランド命令コ一ド形式
を、第２図に示す。第２図は演算の種類を示すオペレー
ションフィールド２０７と、アドレスデータであるオペ
ランド１フイールド２０２と、アドレスデータであるオ
ペランド２フイールド２０３とから構成されている。
を、第２図に示す。第２図は演算の種類を示すオペレー
ションフィールド２０７と、アドレスデータであるオペ
ランド１フイールド２０２と、アドレスデータであるオ
ペランド２フイールド２０３とから構成されている。
まず、第２図のタイプの命令が命令レジスタ１０２に取
り込まれると、デコーダ１０３がオペランド１フイール
ド２０２をデコードして、オペランド１フイールド２０
２内のアドレスデータが、メモリアドレスを示している
のか、レジスタを示しているのか区別する。
り込まれると、デコーダ１０３がオペランド１フイール
ド２０２をデコードして、オペランド１フイールド２０
２内のアドレスデータが、メモリアドレスを示している
のか、レジスタを示しているのか区別する。
本実施例では、オペランド１フイールド２０２の最上位
ビットを見て、０の場合、オペランド１フイールド２０
２の以下のビットをアドレス１１１に乗せてメモリ装置
１１０から該当データを読み出して、レジスタ１０５に
セットする。また、１の場合はオペランド１フイールド
の最下位４ビツトに該当するレジスタ番号のデータをレ
ジスタ群１０１から読み出して、レジスタ１０５にセッ
トする。
ビットを見て、０の場合、オペランド１フイールド２０
２の以下のビットをアドレス１１１に乗せてメモリ装置
１１０から該当データを読み出して、レジスタ１０５に
セットする。また、１の場合はオペランド１フイールド
の最下位４ビツトに該当するレジスタ番号のデータをレ
ジスタ群１０１から読み出して、レジスタ１０５にセッ
トする。
次に、オペランド１と同様に、デコーダ１０３でオペラ
ンド２フイールド２０３をデコードして、オペランド２
フイールド２０３中のアドレスに該当するメモリ１１０
またはレジスタ１０１のデータをレジスタ１０６にセッ
トする。
ンド２フイールド２０３をデコードして、オペランド２
フイールド２０３中のアドレスに該当するメモリ１１０
またはレジスタ１０１のデータをレジスタ１０６にセッ
トする。
レジスタ１０５とレジスタ１０６にセットされたオペラ
ンドデータと、オペレーションフィールド２０１のデー
コード結果を受けて、演算器１０４が演算結果を出力す
るので、あとはオペランド１に該当するメモリまたはレ
ジスタに演算器１０４の出力を書き込めばよい。
ンドデータと、オペレーションフィールド２０１のデー
コード結果を受けて、演算器１０４が演算結果を出力す
るので、あとはオペランド１に該当するメモリまたはレ
ジスタに演算器１０４の出力を書き込めばよい。
以上説明したように、本発明によれば、レジスタに仮想
的なアドレスを付与することにより、レジスタをアドレ
スでアクセスできる仮想的なメモリとして扱うことが可
能となり、レジスタオペランドをメモリオペランドに吸
収させることができ、イミディエイトオペランドを含め
ても、２オペランド命令の組合せを メモリ − メモリ メモリ − イミディエイトデータ の２タイプのみに減少させることが可能となる。
的なアドレスを付与することにより、レジスタをアドレ
スでアクセスできる仮想的なメモリとして扱うことが可
能となり、レジスタオペランドをメモリオペランドに吸
収させることができ、イミディエイトオペランドを含め
ても、２オペランド命令の組合せを メモリ − メモリ メモリ − イミディエイトデータ の２タイプのみに減少させることが可能となる。
また、命令中に記述されたアドレス（アドレスＡとする
）が指し示すメモリ（または本発明の仮想的アドレスを
有するレジスタ）の内容を真のアドレス（アドレスＢと
する）として、アドレスＢが指し示すメモリまたはレジ
スタの内容を演算に用いるところの間接アドレス命令に
おいては、アドレスＡが指し示すメモリ（またはレジス
タ）の内容を変更することにより、まったく同一の命令
でオペランドとしてのメモリとレジスタを使いわけるこ
とが可能である。
）が指し示すメモリ（または本発明の仮想的アドレスを
有するレジスタ）の内容を真のアドレス（アドレスＢと
する）として、アドレスＢが指し示すメモリまたはレジ
スタの内容を演算に用いるところの間接アドレス命令に
おいては、アドレスＡが指し示すメモリ（またはレジス
タ）の内容を変更することにより、まったく同一の命令
でオペランドとしてのメモリとレジスタを使いわけるこ
とが可能である。
さらに、分岐命令の跳び先アドレスとして、レジスタを
示す仮想的なアドレスを指定すれば、指示されたレジス
タのそのときの内容を命令として実行させることが可能
となる。
示す仮想的なアドレスを指定すれば、指示されたレジス
タのそのときの内容を命令として実行させることが可能
となる。
形式を示す図である。
１００・・・中央処理装置
１０１・・・仮想的なアドレスを付与するレジスタ群
１０２・・・命令レジスタ
１０３・・・デコード
１０４・・・演算器
１０５．１０６・・・演算器の入力を保持するレジスタ
１１０・・・メモリ装置
１１１・・・アドレス線
１１２・・・データ線
２０１・・・オペレーションフィールド２０２・・・オ
ペランド１フイールド（アドレス）２０３・・・オペレ
ーション２フイールド（アドレス）
ペランド１フイールド（アドレス）２０３・・・オペレ
ーション２フイールド（アドレス）
Claims (1)
- レジスタとメモリとを扱う情報処理装置において、前
記情報処理装置を操作する機械語命令上、前記レジスタ
に仮想的なアドレスを付与し、前記レジスタと前記メモ
リとを同一形式で一括して扱うことを可能にするアーキ
テクチャを有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34291289A JPH03204029A (ja) | 1989-12-29 | 1989-12-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34291289A JPH03204029A (ja) | 1989-12-29 | 1989-12-29 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03204029A true JPH03204029A (ja) | 1991-09-05 |
Family
ID=18357485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34291289A Pending JPH03204029A (ja) | 1989-12-29 | 1989-12-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03204029A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6266756B1 (en) | 1995-07-17 | 2001-07-24 | Ricoh Company, Ltd. | Central processing unit compatible with bank register CPU |
-
1989
- 1989-12-29 JP JP34291289A patent/JPH03204029A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6266756B1 (en) | 1995-07-17 | 2001-07-24 | Ricoh Company, Ltd. | Central processing unit compatible with bank register CPU |
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