JPH0546383A - データ処理装置 - Google Patents
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- JPH0546383A JPH0546383A JP3209112A JP20911291A JPH0546383A JP H0546383 A JPH0546383 A JP H0546383A JP 3209112 A JP3209112 A JP 3209112A JP 20911291 A JP20911291 A JP 20911291A JP H0546383 A JPH0546383 A JP H0546383A
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Abstract
(57)【要約】
【目的】 短い命令語長で多くの種類の演算を実行させ
得るようにして、プログラムサイズを小さく抑えること
ができるデータ処理装置を提供する。 【構成】レジスタ指定コード一致検出部１３は、命令レ
ジスタ１２に保持された命令に含まれる２つのレジスタ
指定コードの一致の有無を検出し、命令解読器１４は命
令の解読を行い、上記検出結果に応じて、２つのレジス
タ指定コードが互いに異なる場合には、演算器１６に各
レジスタ指定コードによって指定される２つのレジスタ
のデータを演算させる一方、互いに等しい場合には、指
定されるレジスタのデータと命令バッファ１１から出力
される即値とを演算させるように構成されている。 【効果】 同一のオペレーションコードに対して２通り
の処理を行わせることができるので、短い命令語長で多
くの種類の演算を実行させることができる。
得るようにして、プログラムサイズを小さく抑えること
ができるデータ処理装置を提供する。 【構成】レジスタ指定コード一致検出部１３は、命令レ
ジスタ１２に保持された命令に含まれる２つのレジスタ
指定コードの一致の有無を検出し、命令解読器１４は命
令の解読を行い、上記検出結果に応じて、２つのレジス
タ指定コードが互いに異なる場合には、演算器１６に各
レジスタ指定コードによって指定される２つのレジスタ
のデータを演算させる一方、互いに等しい場合には、指
定されるレジスタのデータと命令バッファ１１から出力
される即値とを演算させるように構成されている。 【効果】 同一のオペレーションコードに対して２通り
の処理を行わせることができるので、短い命令語長で多
くの種類の演算を実行させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵやマイクロプロ
セッサなどと称されるデータ処理装置に関するものであ
る。
セッサなどと称されるデータ処理装置に関するものであ
る。
【０００２】
【従来の技術】従来のデータ処理装置には、演算命令の
演算対象として、データを格納するメモリだけを用いる
ように構成されたものがある。この種のデータ処理装置
では、演算内容を示すオペレーションコード、および演
算対象となるメモリを示すための２つのオペランドアド
レス（すなわち、例えばソースオペランドアドレスとデ
ィスティネーションオペランドアドレス）から成るイン
ストラクションに基づいて、所定の演算が行われるよう
になっている。
演算対象として、データを格納するメモリだけを用いる
ように構成されたものがある。この種のデータ処理装置
では、演算内容を示すオペレーションコード、および演
算対象となるメモリを示すための２つのオペランドアド
レス（すなわち、例えばソースオペランドアドレスとデ
ィスティネーションオペランドアドレス）から成るイン
ストラクションに基づいて、所定の演算が行われるよう
になっている。
【０００３】また、アキュムレータと称されるレジス
タ、およびその他のレジスタを備え、主な演算の対象と
して上記アキュムレータが含まれるように構成されたデ
ータ処理装置も用いられている。この種のデータ処理装
置では、演算内容を示すオペレーションコード、および
アキュムレータ以外の演算対象となるレジスタを示す１
つのレジスタ指定コードから成るインストラクションに
基づいて、所定の演算が行われるようになっている。
タ、およびその他のレジスタを備え、主な演算の対象と
して上記アキュムレータが含まれるように構成されたデ
ータ処理装置も用いられている。この種のデータ処理装
置では、演算内容を示すオペレーションコード、および
アキュムレータ以外の演算対象となるレジスタを示す１
つのレジスタ指定コードから成るインストラクションに
基づいて、所定の演算が行われるようになっている。
【０００４】また、任意の組み合わせで演算対象となり
得る汎用レジスタを備え、演算内容を示すオペレーショ
ンコード、および演算対象となるレジスタを示す２つの
レジスタ指定コードから成るインストラクションに基づ
いて、所定の演算を行うように構成されたものも用いら
れている。
得る汎用レジスタを備え、演算内容を示すオペレーショ
ンコード、および演算対象となるレジスタを示す２つの
レジスタ指定コードから成るインストラクションに基づ
いて、所定の演算を行うように構成されたものも用いら
れている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記メ
モリだけを演算対象として用いるデータ処理装置では、
インストラクションが２つのオペランドアドレスの設定
されるオペランドフィールドを必要とするため、命令語
長が長く、したがってプログラムサイズが大きくなりが
ちである。
モリだけを演算対象として用いるデータ処理装置では、
インストラクションが２つのオペランドアドレスの設定
されるオペランドフィールドを必要とするため、命令語
長が長く、したがってプログラムサイズが大きくなりが
ちである。
【０００６】また、アキュムレータを備えたデータ処理
装置では、インストラクションが、オペランドアドレス
よりもビット長の短い１つのレジスタ指定コードが設定
されるレジスタフィールドしか必要としないので、命令
語長は短いものの、主な演算はアキュムレータを対象と
して行われるために、アキュムレータと他のレジスタま
たはメモリとの間の転送を頻繁に行う必要があり、命令
数が多くなってやはりプログラムサイズが大きくなりが
ちであるうえ、処理速度も低下しがちである。
装置では、インストラクションが、オペランドアドレス
よりもビット長の短い１つのレジスタ指定コードが設定
されるレジスタフィールドしか必要としないので、命令
語長は短いものの、主な演算はアキュムレータを対象と
して行われるために、アキュムレータと他のレジスタま
たはメモリとの間の転送を頻繁に行う必要があり、命令
数が多くなってやはりプログラムサイズが大きくなりが
ちであるうえ、処理速度も低下しがちである。
【０００７】一方、汎用レジスタを備えたデータ処理装
置では、汎用レジスタを任意の組み合わせで演算対象と
することができるので命令数を比較的小さく抑えること
ができ、また、オペランドアドレスよりもビット長の短
いレジスタ指定コードを用いるため、命令語長も比較的
短い。しかしながら、このようなデータ処理装置でも、
以下に示すように、短い命令語長で、しかも多くの種類
の演算を行えるようにして命令数を少なく抑え得るよう
に構成することは困難であるという問題点を有してい
る。
置では、汎用レジスタを任意の組み合わせで演算対象と
することができるので命令数を比較的小さく抑えること
ができ、また、オペランドアドレスよりもビット長の短
いレジスタ指定コードを用いるため、命令語長も比較的
短い。しかしながら、このようなデータ処理装置でも、
以下に示すように、短い命令語長で、しかも多くの種類
の演算を行えるようにして命令数を少なく抑え得るよう
に構成することは困難であるという問題点を有してい
る。
【０００８】すなわち、例えば８本の汎用レジスタが備
えられている場合、１つのレジスタを特定するためのレ
ジスタ指定コードのビット長は３ビットとなり、インス
トラクションは合計６ビットのレジスタフィールドを必
要とする。この場合、例えば命令語長を８ビットにする
ことは、インストラクションが最大でも４種類しか用い
られないことになるので実用的ではなく、実際上は命令
語長を１６ビットにする必要がある。したがって、命令
語長を短くするとともに、多くの種類の演算を行えるよ
うにすることは困難である。
えられている場合、１つのレジスタを特定するためのレ
ジスタ指定コードのビット長は３ビットとなり、インス
トラクションは合計６ビットのレジスタフィールドを必
要とする。この場合、例えば命令語長を８ビットにする
ことは、インストラクションが最大でも４種類しか用い
られないことになるので実用的ではなく、実際上は命令
語長を１６ビットにする必要がある。したがって、命令
語長を短くするとともに、多くの種類の演算を行えるよ
うにすることは困難である。
【０００９】本発明は上記の点に鑑み、短い命令語長で
多くの種類の演算を実行させ得るようにして、プログラ
ムサイズを小さく抑えることができるデータ処理装置の
提供を目的としている。
多くの種類の演算を実行させ得るようにして、プログラ
ムサイズを小さく抑えることができるデータ処理装置の
提供を目的としている。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、オペレーションコードと、２つのレジス
タ指定コードとから成るインストラクションに基づいて
データ処理を行うように構成されたデータ処理装置であ
って、前記２つのレジスタ指定コードが互いに異なる場
合と同一である場合とで、異なる処理を行わせるインス
トラクション実行制御部を備えたことを特徴としてい
る。
め、本発明は、オペレーションコードと、２つのレジス
タ指定コードとから成るインストラクションに基づいて
データ処理を行うように構成されたデータ処理装置であ
って、前記２つのレジスタ指定コードが互いに異なる場
合と同一である場合とで、異なる処理を行わせるインス
トラクション実行制御部を備えたことを特徴としてい
る。
【００１１】
【作用】上記の構成により、インストラクション実行制
御部の制御によって、２つのレジスタ指定コードが互い
に異なる場合と同一である場合とで異なる処理が行われ
る。
御部の制御によって、２つのレジスタ指定コードが互い
に異なる場合と同一である場合とで異なる処理が行われ
る。
【００１２】
【実施例】以下、本発明の一実施例を図１ないし図５に
基づいて説明する。図１はデータ処理装置の要部の構成
を示すブロック図である。同図において、命令バッファ
１１は、図示しないメモリから読み出される命令（イン
ストラクション）を一時的に蓄えるものである。
基づいて説明する。図１はデータ処理装置の要部の構成
を示すブロック図である。同図において、命令バッファ
１１は、図示しないメモリから読み出される命令（イン
ストラクション）を一時的に蓄えるものである。
【００１３】命令レジスタ１２は、上記命令バッファ１
１に蓄えられた命令を、さらに命令の解読、または実行
が完了するまでの間保持するものである。レジスタ指定
コード一致検出部１３は、命令に２つのレジスタ指定コ
ードが含まれている場合に、両者が等しいかどうかを検
出するものである。命令解読器１４は、上記命令レジス
タ１２に保持された命令の解読を行って、データ処理装
置各部の動作を制御する制御信号を出力するものであ
る。ここで、命令解読器１４は、命令に含まれるオペレ
ーションコードが所定のオペレーションコードである場
合には、後述するように上記レジスタ指定コード一致検
出部の検出結果に応じて、レジスタ指定コードが一致す
る場合と一致しない場合とで異なる制御を行うようにな
っている。
１に蓄えられた命令を、さらに命令の解読、または実行
が完了するまでの間保持するものである。レジスタ指定
コード一致検出部１３は、命令に２つのレジスタ指定コ
ードが含まれている場合に、両者が等しいかどうかを検
出するものである。命令解読器１４は、上記命令レジス
タ１２に保持された命令の解読を行って、データ処理装
置各部の動作を制御する制御信号を出力するものであ
る。ここで、命令解読器１４は、命令に含まれるオペレ
ーションコードが所定のオペレーションコードである場
合には、後述するように上記レジスタ指定コード一致検
出部の検出結果に応じて、レジスタ指定コードが一致す
る場合と一致しない場合とで異なる制御を行うようにな
っている。
【００１４】レジスタアレイ１５は、図２に示すよう
に、それぞれ１６ビット長のデータレジスタＤ０〜Ｄ３
から成るデータレジスタ組、アドレスレジスタＡ０〜Ａ
３から成るアドレスレジスタ組、実行中の命令の格納ア
ドレスを保持するプログラムカウンタＰＣ、およびデー
タ処理装置の状態を示す状態レジスタＰＳＷ（processo
r status word ）が設けられて構成されている。
に、それぞれ１６ビット長のデータレジスタＤ０〜Ｄ３
から成るデータレジスタ組、アドレスレジスタＡ０〜Ａ
３から成るアドレスレジスタ組、実行中の命令の格納ア
ドレスを保持するプログラムカウンタＰＣ、およびデー
タ処理装置の状態を示す状態レジスタＰＳＷ（processo
r status word ）が設けられて構成されている。
【００１５】上記データレジスタＤ０〜Ｄ３、およびア
ドレスレジスタＡ０〜Ａ３は、それぞれデータまたはア
ドレスを保持し、後述する演算器１６の演算に用いられ
るようになっている。より具体的には、例えば、データ
レジスタＤ０〜Ｄ３は主として演算における作業用とし
て用いられる一方、アドレスレジスタＡ０〜Ａ３は、そ
れぞれ、ソースオペランド用、ディスティネーションオ
ペランド用、フレームポインタ用、またはスタックポイ
ンタ用として用いられる。
ドレスレジスタＡ０〜Ａ３は、それぞれデータまたはア
ドレスを保持し、後述する演算器１６の演算に用いられ
るようになっている。より具体的には、例えば、データ
レジスタＤ０〜Ｄ３は主として演算における作業用とし
て用いられる一方、アドレスレジスタＡ０〜Ａ３は、そ
れぞれ、ソースオペランド用、ディスティネーションオ
ペランド用、フレームポインタ用、またはスタックポイ
ンタ用として用いられる。
【００１６】各データレジスタＤ０〜Ｄ３、およびアド
レスレジスタＡ０〜Ａ３は、命令コード中で、００〜１
１（２進数表記）のレジスタ指定コードによって指定さ
れるようになっている。また、上記状態レジスタＰＳＷ
は、より詳しくは例えば図３に示すように、デバッグモ
ードで動作中にプログラムのシングルステップ実行を指
定するトレースフラグＴと、１６レベルの割り込みマス
クを指定する割り込みマスクフラグＩＭ３〜ＩＭ０と、
演算の結果を反映するオーバフローフラグＶ、キャリフ
ラグＣ、ネガティブフラグＮ、およびゼロフラグＺから
成っている。
レスレジスタＡ０〜Ａ３は、命令コード中で、００〜１
１（２進数表記）のレジスタ指定コードによって指定さ
れるようになっている。また、上記状態レジスタＰＳＷ
は、より詳しくは例えば図３に示すように、デバッグモ
ードで動作中にプログラムのシングルステップ実行を指
定するトレースフラグＴと、１６レベルの割り込みマス
クを指定する割り込みマスクフラグＩＭ３〜ＩＭ０と、
演算の結果を反映するオーバフローフラグＶ、キャリフ
ラグＣ、ネガティブフラグＮ、およびゼロフラグＺから
成っている。
【００１７】演算器１６は、レジスタアレイ１５から出
力されるデータやアドレス、命令バッファ１１から出力
される即値、および図示しないメモリから読み出された
データ等が内部データバス１７を介して入力され、命令
解読器１４からの制御信号に従って算術演算や、論理演
算、転送等の所定の演算を行うものである。演算器１６
の演算結果は、内部データバス１７を介してレジスタア
レイ１５やメモリに送られ、命令に応じた所定のレジス
タ等に保持されるようになっている。
力されるデータやアドレス、命令バッファ１１から出力
される即値、および図示しないメモリから読み出された
データ等が内部データバス１７を介して入力され、命令
解読器１４からの制御信号に従って算術演算や、論理演
算、転送等の所定の演算を行うものである。演算器１６
の演算結果は、内部データバス１７を介してレジスタア
レイ１５やメモリに送られ、命令に応じた所定のレジス
タ等に保持されるようになっている。
【００１８】なお、データ処理装置には、上記の他にも
図示しないデータ処理装置外部のデータバスに接続され
るデータバスインタフェイスや、アドレスバスに接続さ
れるアドレスバスインタフェイスなどが設けられている
が、本発明には直接関係しないので、その説明を省略す
る。次に、上記データ処理装置に適用される命令コード
の構造、およびオペレーションコードの割り当ての例を
図４および図５に基づいて説明する。ここで、命令体系
としては、装置の構成を簡素化し得るとともに処理の高
速化が容易なロードストアの命令体系、すなわち各レジ
スタとメモリとの間ではデータ転送だけが可能な命令体
系が適用される場合の例を示す。
図示しないデータ処理装置外部のデータバスに接続され
るデータバスインタフェイスや、アドレスバスに接続さ
れるアドレスバスインタフェイスなどが設けられている
が、本発明には直接関係しないので、その説明を省略す
る。次に、上記データ処理装置に適用される命令コード
の構造、およびオペレーションコードの割り当ての例を
図４および図５に基づいて説明する。ここで、命令体系
としては、装置の構成を簡素化し得るとともに処理の高
速化が容易なロードストアの命令体系、すなわち各レジ
スタとメモリとの間ではデータ転送だけが可能な命令体
系が適用される場合の例を示す。
【００１９】図４は命令コードの構造の例を示すもの
で、（ａ）は、４ビットのオペレーションコードと、そ
れぞれ２ビットの２つのレジスタ指定コード（Ｄ．およ
びＤ．’、またはＤ．およびＡ．）とから成る構造を示
す。 （ｂ）は、（ａ）と同様のオペレーションコードおよび
レジスタ指定コードに加えて、８ビットの即値（ｉｍｍ
８）、アドレスのディスプレースメント（ｄ８）、また
は８ビットの絶対アドレス（ａｂｓ８）から成る構造を
示す。
で、（ａ）は、４ビットのオペレーションコードと、そ
れぞれ２ビットの２つのレジスタ指定コード（Ｄ．およ
びＤ．’、またはＤ．およびＡ．）とから成る構造を示
す。 （ｂ）は、（ａ）と同様のオペレーションコードおよび
レジスタ指定コードに加えて、８ビットの即値（ｉｍｍ
８）、アドレスのディスプレースメント（ｄ８）、また
は８ビットの絶対アドレス（ａｂｓ８）から成る構造を
示す。
【００２０】（ｃ）は、６ビットのオペレーションコー
ドと、１つの２ビットのレジスタ指定コード（Ｄ．）か
ら成る構造を示す。 （ｄ）は、８ビットのオペレーションコード、および８
ビット×１〜３の拡張命令や即値、アドレス指定のディ
スプレースメント等の付加部から成る構造を示す。
ドと、１つの２ビットのレジスタ指定コード（Ｄ．）か
ら成る構造を示す。 （ｄ）は、８ビットのオペレーションコード、および８
ビット×１〜３の拡張命令や即値、アドレス指定のディ
スプレースメント等の付加部から成る構造を示す。
【００２１】図５は命令コードの割り当ての例を示すも
ので、左から順に、命令コード、命令コードの構造（図
４に示した（ａ）〜（ｄ）の何れであるか）、命令タイ
プ、および演算の内容が対応付けて表わされている。こ
こで図５において、「＊＊＊」および「＊＊」は、その
３ビットまたは２ビットの値に応じて、演算内容の欄に
示す何れかの演算が行われることを示すものである。
ので、左から順に、命令コード、命令コードの構造（図
４に示した（ａ）〜（ｄ）の何れであるか）、命令タイ
プ、および演算の内容が対応付けて表わされている。こ
こで図５において、「＊＊＊」および「＊＊」は、その
３ビットまたは２ビットの値に応じて、演算内容の欄に
示す何れかの演算が行われることを示すものである。
【００２２】以下、各命令コードについて命令タイプご
とに説明する。命令タイプ［Ｒ−Ｒ］は、２つのデータ
レジスタ間の２項演算命令で、命令コード「０＊＊＊
Ｄ．Ｄ．’」（ただし、Ｄ．≠Ｄ．’）で表わされ、３
ビットの「＊＊＊」の値に応じて、（１）データレジス
タ指定コードＤ．’で示されるデータレジスタ（以下、
単にデータレジスタＤ．’等と称する。）から、データ
レジスタＤ．へのデータ転送、（２）両データレジスタ
に保持されているデータのキャリ無し加算、（３）同、
ボロー無し減算、（４）同、比較、（５）同、キャリ付
き加算、（６）同、ボロー付き減算、（７）同、論理
積、（８）同、論理和 の８種類の演算命令であることを示している。なお、上
記各演算についての演算結果は、データレジスタＤ．に
格納される。
とに説明する。命令タイプ［Ｒ−Ｒ］は、２つのデータ
レジスタ間の２項演算命令で、命令コード「０＊＊＊
Ｄ．Ｄ．’」（ただし、Ｄ．≠Ｄ．’）で表わされ、３
ビットの「＊＊＊」の値に応じて、（１）データレジス
タ指定コードＤ．’で示されるデータレジスタ（以下、
単にデータレジスタＤ．’等と称する。）から、データ
レジスタＤ．へのデータ転送、（２）両データレジスタ
に保持されているデータのキャリ無し加算、（３）同、
ボロー無し減算、（４）同、比較、（５）同、キャリ付
き加算、（６）同、ボロー付き減算、（７）同、論理
積、（８）同、論理和 の８種類の演算命令であることを示している。なお、上
記各演算についての演算結果は、データレジスタＤ．に
格納される。
【００２３】命令タイプ［Ｒ−ｉｍｍ８］は、上記命令
タイプ［Ｒ−Ｒ］の命令とは、２つのレジスタ指定コー
ドが互いに等しい（Ｄ．＝Ｄ．’）ことによって区別さ
れ、命令タイプ［Ｒ−Ｒ］と同様の２項演算が、データ
レジスタＤ．のデータと、命令コードの「０＊＊＊Ｄ．
Ｄ．’」に続く８ビットの即値（ｉｍｍ８）とについて
行われることを示す。ここで、８ビットの即値が演算に
用いられる場合でも、演算器１６には１６ビットのデー
タが入力されるが、その上位８ビットは演算の種類に応
じて０拡張（例えば論理演算の場合）や、符号拡張（例
えば算術演算の場合）などが行われるようになってい
る。
タイプ［Ｒ−Ｒ］の命令とは、２つのレジスタ指定コー
ドが互いに等しい（Ｄ．＝Ｄ．’）ことによって区別さ
れ、命令タイプ［Ｒ−Ｒ］と同様の２項演算が、データ
レジスタＤ．のデータと、命令コードの「０＊＊＊Ｄ．
Ｄ．’」に続く８ビットの即値（ｉｍｍ８）とについて
行われることを示す。ここで、８ビットの即値が演算に
用いられる場合でも、演算器１６には１６ビットのデー
タが入力されるが、その上位８ビットは演算の種類に応
じて０拡張（例えば論理演算の場合）や、符号拡張（例
えば算術演算の場合）などが行われるようになってい
る。
【００２４】命令タイプ［ＬＤ］、［ＳＴ］は、それぞ
れ、メモリからデータレジスタＤ．へのデータ転送命令
（load）、またはその逆のデータ転送命令（store ）を
示し、メモリにおける転送元または転送先のアドレスは
４種類のアドレッシングモードで示されるようになって
いる。ここで、図５の演算内容の欄における記号「＠」
は、これに続く値をアドレスとする領域がデータの転送
元または転送先であることを示し、また、記
号「（，）」は、「，」の両側の値の和を示す。
れ、メモリからデータレジスタＤ．へのデータ転送命令
（load）、またはその逆のデータ転送命令（store ）を
示し、メモリにおける転送元または転送先のアドレスは
４種類のアドレッシングモードで示されるようになって
いる。ここで、図５の演算内容の欄における記号「＠」
は、これに続く値をアドレスとする領域がデータの転送
元または転送先であることを示し、また、記
号「（，）」は、「，」の両側の値の和を示す。
【００２５】すなわち、各転送命令のアドレッシングモ
ードは、データの転送元または転送先が、（１）「＠
Ａ．」である場合には、アドレスレジスタ間接アドレッ
シング、（２）同、「＠（Ａ．，ｄ８）」である場合に
は、命令コードの「１００１Ｄ．Ａ．」または「１１０
１Ｄ．Ａ．」に続く８ビットのディスプレースメントｄ
８を用いる８ビットディスプレースメント付きアドレス
レジスタ間接アドレッシング、（３）同、「＠（Ａ．，
Ｄ０）」である場合には、アドレスレジスタＡ．（ただ
しＡ．≠１１）とデータレジスタＤ０（Ｄ０に固定）と
を用いるインデックスアドレッシング、（４）同、「＠
ａｂｓ８」である場合には、命令コードに続く８ビット
の絶対アドレスａｂｓ８を用いる８ビット絶対アドレッ
シング、であることを表わしている。
ードは、データの転送元または転送先が、（１）「＠
Ａ．」である場合には、アドレスレジスタ間接アドレッ
シング、（２）同、「＠（Ａ．，ｄ８）」である場合に
は、命令コードの「１００１Ｄ．Ａ．」または「１１０
１Ｄ．Ａ．」に続く８ビットのディスプレースメントｄ
８を用いる８ビットディスプレースメント付きアドレス
レジスタ間接アドレッシング、（３）同、「＠（Ａ．，
Ｄ０）」である場合には、アドレスレジスタＡ．（ただ
しＡ．≠１１）とデータレジスタＤ０（Ｄ０に固定）と
を用いるインデックスアドレッシング、（４）同、「＠
ａｂｓ８」である場合には、命令コードに続く８ビット
の絶対アドレスａｂｓ８を用いる８ビット絶対アドレッ
シング、であることを表わしている。
【００２６】なお、上記（３）のインデックスアドレッ
シングにおいては、アドレスレジスタをＡ０〜Ａ２に限
定し、Ａ３を除外しているが、これは、この種のアドレ
ッシングは一般にストリング列や配列などのデータを転
送する際に用いられ、そのようなデータは、通常、メモ
リのスタック領域を対象として転送されることが少な
く、それゆえ、前述のようにアドレスレジスタＡ３がス
タックポインタ用として用いられる場合に、これをイン
デックスアドレッシングに用いることは希であるからで
ある。
シングにおいては、アドレスレジスタをＡ０〜Ａ２に限
定し、Ａ３を除外しているが、これは、この種のアドレ
ッシングは一般にストリング列や配列などのデータを転
送する際に用いられ、そのようなデータは、通常、メモ
リのスタック領域を対象として転送されることが少な
く、それゆえ、前述のようにアドレスレジスタＡ３がス
タックポインタ用として用いられる場合に、これをイン
デックスアドレッシングに用いることは希であるからで
ある。
【００２７】そして、上記（４）の８ビット絶対アドレ
ッシングでは、インデックスアドレッシングで除外され
たアドレスレジスタＡ３を示すレジスタ指定コードＡ．
＝１１をダミーとして用い、転送元または転送先のデー
タレジスタをＤ０に限定した命令コードを割り当ててい
る。ここで、８ビット絶対アドレッシングでデータ転送
が行われる場合、データ処理装置からは、１６ビットの
アドレスのうちの上位８ビットとして、例えば「０００
０００００」など、あらかじめ設定された値が出力され
るようになっている。
ッシングでは、インデックスアドレッシングで除外され
たアドレスレジスタＡ３を示すレジスタ指定コードＡ．
＝１１をダミーとして用い、転送元または転送先のデー
タレジスタをＤ０に限定した命令コードを割り当ててい
る。ここで、８ビット絶対アドレッシングでデータ転送
が行われる場合、データ処理装置からは、１６ビットの
アドレスのうちの上位８ビットとして、例えば「０００
０００００」など、あらかじめ設定された値が出力され
るようになっている。
【００２８】命令タイプ［Ｒ］は、１つのデータレジス
タを対象とする単項演算命令で、命令コード「１０１１
＊＊Ｄ．」、または「１１１１＊＊Ｄ．」で表わされ、
２ビットの「＊＊」の値に応じて、算術シフト命令
（右、左）、回転命令（右、左）、論理反転命令、値１
の加減算命令、またはプログラム割り込み命令の８種類
の演算命令であることを示している。
タを対象とする単項演算命令で、命令コード「１０１１
＊＊Ｄ．」、または「１１１１＊＊Ｄ．」で表わされ、
２ビットの「＊＊」の値に応じて、算術シフト命令
（右、左）、回転命令（右、左）、論理反転命令、値１
の加減算命令、またはプログラム割り込み命令の８種類
の演算命令であることを示している。
【００２９】また、以上の説明で演算の割り当てられて
いない命令コードは、上位ビットが「１０１０」または
「１１１０」であるものが各３つずつあるが、これらの
命令コードは、アドレスレジスタＡ０〜Ａ３へのアドレ
ス転送等、図示しない他の命令の割り当てや、１６ビッ
ト以上の命令コードに拡張するためなどに用いられる。
すなわち、使用頻度が少なく、プログラムサイズに与え
る影響が小さい命令などは、このように拡張命令コード
として設定すればよい。なお、このような命令コードの
拡張については、本発明とは直接関係しないので詳細な
説明を省略する。
いない命令コードは、上位ビットが「１０１０」または
「１１１０」であるものが各３つずつあるが、これらの
命令コードは、アドレスレジスタＡ０〜Ａ３へのアドレ
ス転送等、図示しない他の命令の割り当てや、１６ビッ
ト以上の命令コードに拡張するためなどに用いられる。
すなわち、使用頻度が少なく、プログラムサイズに与え
る影響が小さい命令などは、このように拡張命令コード
として設定すればよい。なお、このような命令コードの
拡張については、本発明とは直接関係しないので詳細な
説明を省略する。
【００３０】上記のように構成されたデータ処理装置に
最上位ビットが０である命令コード、例えば「０１１１
０００１」が入力されると、レジスタ指定コード一致検
出部１３は下位２ビットの値とこれよりも上位の２ビッ
トの値と、すなわち２つのレジスタ指定コードＤ．（＝
００）と、Ｄ．’（＝０１）とを比較し、一致していな
いことを示す信号を命令解読器１４に出力する。
最上位ビットが０である命令コード、例えば「０１１１
０００１」が入力されると、レジスタ指定コード一致検
出部１３は下位２ビットの値とこれよりも上位の２ビッ
トの値と、すなわち２つのレジスタ指定コードＤ．（＝
００）と、Ｄ．’（＝０１）とを比較し、一致していな
いことを示す信号を命令解読器１４に出力する。
【００３１】そこで、命令解読器１４はデータレジスタ
Ｄ０、Ｄ１に制御信号を出力し、これらのデータレジス
タＤ０、Ｄ１に保持されているデータを内部データバス
１７を介して演算器１６に出力させる。命令解読器１４
は、また、命令コードの上位２ビットめから４ビットめ
の値「１１１」に基づいて論理和演算を行わせるための
制御信号を演算器１６に出力し、演算器１６はデータレ
ジスタＤ０、Ｄ１から出力されたデータの論理和演算を
行う。演算結果は内部データバス１７を介してデータレ
ジスタＤ０に格納される。
Ｄ０、Ｄ１に制御信号を出力し、これらのデータレジス
タＤ０、Ｄ１に保持されているデータを内部データバス
１７を介して演算器１６に出力させる。命令解読器１４
は、また、命令コードの上位２ビットめから４ビットめ
の値「１１１」に基づいて論理和演算を行わせるための
制御信号を演算器１６に出力し、演算器１６はデータレ
ジスタＤ０、Ｄ１から出力されたデータの論理和演算を
行う。演算結果は内部データバス１７を介してデータレ
ジスタＤ０に格納される。
【００３２】一方、データ処理装置に「０１１１０００
０」およびこれに続く８ビットの即値が入力されると、
レジスタ指定コード一致検出部１３はＤ．＝Ｄ．’＝０
０であることを検出する。そこで、命令解読器１４の制
御により、データレジスタＤ０に保持されているデー
タ、および命令バッファ１１に蓄積されている８ビット
の即値が内部データバス１７を介して演算器１６に入力
され、論理和演算が行われて演算結果がデータレジスタ
Ｄ０に格納される。
０」およびこれに続く８ビットの即値が入力されると、
レジスタ指定コード一致検出部１３はＤ．＝Ｄ．’＝０
０であることを検出する。そこで、命令解読器１４の制
御により、データレジスタＤ０に保持されているデー
タ、および命令バッファ１１に蓄積されている８ビット
の即値が内部データバス１７を介して演算器１６に入力
され、論理和演算が行われて演算結果がデータレジスタ
Ｄ０に格納される。
【００３３】すなわち、従来のデータ処理装置のよう
に、２つのレジスタ指定コードが互いに等しい場合でも
等しくない場合と同じ演算を行わせるとすると、例えば
データレジスタＤ０のデータどうしの論理和演算は実際
には何もしていないことになる。これに対し、本実施例
のデータ処理装置では、このような場合に異なる演算を
行わせるようにすることにより、図５に「＊＊＊」で表
わされる３ビットのフィールドで１６種類の命令を割り
当てることができ、したがって、基本命令語長が８ビッ
トであっても多くの種類の演算を実行させることが可能
になっている。なお、例えば、減算命令についてはレジ
スタ指定コードが等しい場合でも減算を実行させるよう
にしてレジスタのクリア命令として用いられるようにす
るなど、一部の命令については同じ演算を行わせるよう
にしてもよい。
に、２つのレジスタ指定コードが互いに等しい場合でも
等しくない場合と同じ演算を行わせるとすると、例えば
データレジスタＤ０のデータどうしの論理和演算は実際
には何もしていないことになる。これに対し、本実施例
のデータ処理装置では、このような場合に異なる演算を
行わせるようにすることにより、図５に「＊＊＊」で表
わされる３ビットのフィールドで１６種類の命令を割り
当てることができ、したがって、基本命令語長が８ビッ
トであっても多くの種類の演算を実行させることが可能
になっている。なお、例えば、減算命令についてはレジ
スタ指定コードが等しい場合でも減算を実行させるよう
にしてレジスタのクリア命令として用いられるようにす
るなど、一部の命令については同じ演算を行わせるよう
にしてもよい。
【００３４】また、上記の例ではレジスタアレイ１５内
の８本のレジスタをデータレジスタＤ０〜Ｄ３とアドレ
スレジスタＡ０〜Ａ３との、機能を特化した２組に分け
ることにより、２ビットのフィールドで１つのレジスタ
を指定することができる。それゆえ、８ビットの命令コ
ードにソースレジスタとディスティネーションレジスタ
との２つのレジスタ指定コードを含ませる場合でも、残
りの４ビットで演算の種類を指定できるので、一層、短
い基本命令語長で多くの種類の演算を実行させることが
できる。
の８本のレジスタをデータレジスタＤ０〜Ｄ３とアドレ
スレジスタＡ０〜Ａ３との、機能を特化した２組に分け
ることにより、２ビットのフィールドで１つのレジスタ
を指定することができる。それゆえ、８ビットの命令コ
ードにソースレジスタとディスティネーションレジスタ
との２つのレジスタ指定コードを含ませる場合でも、残
りの４ビットで演算の種類を指定できるので、一層、短
い基本命令語長で多くの種類の演算を実行させることが
できる。
【００３５】このように、短い基本命令語長で多くの種
類の演算を実行させることができるので、頻繁に用いら
れる基本的な演算（上記の例では、８種類のデータレジ
スタ間演算、８種類のデータレジスタ、即値間演算、８
種類のデータレジスタ、メモリ間転送、および８種類
の、１つのデータレジスタに対する単一オペランド演
算）を短い命令語長の命令で実行させることができる。
類の演算を実行させることができるので、頻繁に用いら
れる基本的な演算（上記の例では、８種類のデータレジ
スタ間演算、８種類のデータレジスタ、即値間演算、８
種類のデータレジスタ、メモリ間転送、および８種類
の、１つのデータレジスタに対する単一オペランド演
算）を短い命令語長の命令で実行させることができる。
【００３６】したがって、上記のようなレジスタおよび
演算命令の構成によって、例えばＣ言語などの高級言語
による処理を効果的に実行させるための必要最小限の環
境を提供することができ、しかもプログラムサイズを小
さく抑え得るとともに処理速度の高速化を図ることがで
きる。なお、上記実施例においては、命令コードにおけ
る即値や絶対アドレスは８ビットで、命令に応じて１６
ビットに拡張される例を示したが、これに限らず必要に
応じて１６ビットの即値を用い得るようにしてもよい。
演算命令の構成によって、例えばＣ言語などの高級言語
による処理を効果的に実行させるための必要最小限の環
境を提供することができ、しかもプログラムサイズを小
さく抑え得るとともに処理速度の高速化を図ることがで
きる。なお、上記実施例においては、命令コードにおけ
る即値や絶対アドレスは８ビットで、命令に応じて１６
ビットに拡張される例を示したが、これに限らず必要に
応じて１６ビットの即値を用い得るようにしてもよい。
【００３７】さらに、レジスタ構成や命令コードの構
造、演算の種類、オペレーションコードのビット割り当
て等は上記のものに限らず、データ処理装置の用途に応
じた種々の構成等においても本発明を適用することが可
能である。また、レジスタ指定コード一致検出部１３を
設ける構成に限らず、例えば命令解読器１４が、レジス
タ指定コードが一致する場合と一致しない場合とで異な
る命令として解読するように構成してもよい。
造、演算の種類、オペレーションコードのビット割り当
て等は上記のものに限らず、データ処理装置の用途に応
じた種々の構成等においても本発明を適用することが可
能である。また、レジスタ指定コード一致検出部１３を
設ける構成に限らず、例えば命令解読器１４が、レジス
タ指定コードが一致する場合と一致しない場合とで異な
る命令として解読するように構成してもよい。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
２つのレジスタ指定コードが互いに異なる場合と同一で
ある場合とで、異なる処理を行わせるインストラクショ
ン実行制御部を備えていることにより、同一のオペレー
ションコードに対して２通りの処理を行わせることがで
きるので、短い命令語長で多くの種類の演算を実行させ
ることができ、したがってプログラムサイズを小さく抑
えることができるという効果を奏する。
２つのレジスタ指定コードが互いに異なる場合と同一で
ある場合とで、異なる処理を行わせるインストラクショ
ン実行制御部を備えていることにより、同一のオペレー
ションコードに対して２通りの処理を行わせることがで
きるので、短い命令語長で多くの種類の演算を実行させ
ることができ、したがってプログラムサイズを小さく抑
えることができるという効果を奏する。
【図１】データ処理装置の要部の構成を示すブロック図
である。
である。
【図２】レジスタアレイの詳細な構成を示す説明図であ
る。
る。
【図３】状態レジスタＰＳＷの詳細な構成を示す説明図
である。
である。
【図４】命令コードの構造の例を示す説明図である。
【図５】命令コードの割り当ての例を示す説明図であ
る。
る。
１１ 命令バッファ １２ 命令レジスタ １３ レジスタ指定コード一致検出部 １４ 命令解読器 １５ レジスタアレイ １６ 演算器 １７ 内部データバス
Claims (2)
- 【請求項１】 オペレーションコードと、２つのレジス
タ指定コードとから成るインストラクションに基づいて
データ処理を行うように構成されたデータ処理装置であ
って、 前記２つのレジスタ指定コードが互いに異なる場合と同
一である場合とで、異なる処理を行わせるインストラク
ション実行制御部を備えたことを特徴とするデータ処理
装置。 - 【請求項２】 データを保持するｍ本のデータレジスタ
と、 アドレスを保持するｎ本のアドレスレジスタとを備え、 前記オペレーションコードは、所定の最小長さのコード
で、メモリとデータレジスタ間のデータ転送およびデー
タレジスタ間の演算を示すとともに、 前記レジスタ指定コードは、ｌｏｇ2 ｍ、およびｌｏｇ
2 ｎの長さのコードで、処理対象となるレジスタを示す
ように設定されていることを特徴とする請求項１のデー
タ処理装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209112A JP2970821B2 (ja) | 1991-08-21 | 1991-08-21 | データ処理装置 |
| EP92307632A EP0528695B1 (en) | 1991-08-21 | 1992-08-20 | Data processing apparatus |
| DE69231237T DE69231237T2 (de) | 1991-08-21 | 1992-08-20 | Datenverarbeitungsvorrichtung |
| DE69233681T DE69233681T2 (de) | 1991-08-21 | 1992-08-20 | Datenverarbeitungsvorrichtung |
| DE69233282T DE69233282T2 (de) | 1991-08-21 | 1992-08-20 | Datenverarbeitungsvorrichtung |
| EP99124499A EP0989485B1 (en) | 1991-08-21 | 1992-08-20 | Data processing apparatus |
| EP99124426A EP0984358B1 (en) | 1991-08-21 | 1992-08-20 | Data processing apparatus |
| DE69233561T DE69233561T2 (de) | 1991-08-21 | 1992-08-20 | Datenverarbeitungsvorrichtung |
| EP02078385A EP1271305B1 (en) | 1991-08-21 | 1992-08-20 | Data processing apparatus |
| US07/932,652 US5440701A (en) | 1991-08-21 | 1992-08-20 | For shortening an instruction code length |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209112A JP2970821B2 (ja) | 1991-08-21 | 1991-08-21 | データ処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11147962A Division JP3123545B2 (ja) | 1999-05-27 | 1999-05-27 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0546383A true JPH0546383A (ja) | 1993-02-26 |
| JP2970821B2 JP2970821B2 (ja) | 1999-11-02 |
Family
ID=16567489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3209112A Expired - Lifetime JP2970821B2 (ja) | 1991-08-21 | 1991-08-21 | データ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5440701A (ja) |
| EP (4) | EP0528695B1 (ja) |
| JP (1) | JP2970821B2 (ja) |
| DE (4) | DE69233681T2 (ja) |
Cited By (2)
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| USRE40498E1 (en) | 1993-05-27 | 2008-09-09 | Matsushita Electric Industrial Co., Ltd. | Variable address length compiler and processor improved in address management |
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| US5636352A (en) * | 1994-12-16 | 1997-06-03 | International Business Machines Corporation | Method and apparatus for utilizing condensed instructions |
| US5966514A (en) * | 1995-05-31 | 1999-10-12 | Matsushita Electric Industrial Co., Ltd. | Microprocessor for supporting reduction of program codes in size |
| US6065108A (en) * | 1996-01-24 | 2000-05-16 | Sun Microsystems Inc | Non-quick instruction accelerator including instruction identifier and data set storage and method of implementing same |
| US5867681A (en) * | 1996-05-23 | 1999-02-02 | Lsi Logic Corporation | Microprocessor having register dependent immediate decompression |
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| DE69933323T2 (de) | 1998-04-01 | 2007-01-11 | Matsushita Electric Industrial Co., Ltd., Kadoma | Kompiler |
| WO2001025900A1 (en) | 1999-10-06 | 2001-04-12 | Cradle Technologies | Risc processor using register codes for expanded instruction set |
| WO2001025941A1 (en) | 1999-10-06 | 2001-04-12 | Cradle Technologies | Multiprocessor computer systems with command fifo buffer at each target device |
| KR20010091132A (ko) * | 2000-03-13 | 2001-10-23 | 구자홍 | 마이크로 프로세서의 데이터 연산 처리기 |
| US6633969B1 (en) | 2000-08-11 | 2003-10-14 | Lsi Logic Corporation | Instruction translation system and method achieving single-cycle translation of variable-length MIPS16 instructions |
| CN101685388B (zh) * | 2008-09-28 | 2013-08-07 | 北京大学深圳研究生院 | 执行比较运算的方法和装置 |
| CN102043750B (zh) * | 2010-12-13 | 2013-05-01 | 青岛海信信芯科技有限公司 | 一种微处理器总线结构及微处理器 |
| GB2522990B (en) * | 2013-12-20 | 2016-08-03 | Imagination Tech Ltd | Processor with virtualized instruction set architecture and methods |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4236206A (en) * | 1978-10-25 | 1980-11-25 | Digital Equipment Corporation | Central processor unit for executing instructions of variable length |
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| JPS55162167A (en) * | 1979-06-05 | 1980-12-17 | Canon Inc | Electronic program computer |
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1991
- 1991-08-21 JP JP3209112A patent/JP2970821B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-20 DE DE69233681T patent/DE69233681T2/de not_active Expired - Lifetime
- 1992-08-20 DE DE69233282T patent/DE69233282T2/de not_active Expired - Lifetime
- 1992-08-20 DE DE69231237T patent/DE69231237T2/de not_active Expired - Lifetime
- 1992-08-20 EP EP92307632A patent/EP0528695B1/en not_active Expired - Lifetime
- 1992-08-20 EP EP99124426A patent/EP0984358B1/en not_active Expired - Lifetime
- 1992-08-20 EP EP02078385A patent/EP1271305B1/en not_active Expired - Lifetime
- 1992-08-20 DE DE69233561T patent/DE69233561T2/de not_active Expired - Lifetime
- 1992-08-20 EP EP99124499A patent/EP0989485B1/en not_active Expired - Lifetime
- 1992-08-20 US US07/932,652 patent/US5440701A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69233561T2 (de) | 2006-07-27 |
| EP0528695A2 (en) | 1993-02-24 |
| DE69233561D1 (de) | 2005-12-08 |
| EP1271305B1 (en) | 2005-11-02 |
| EP0528695A3 (en) | 1994-08-24 |
| DE69231237T2 (de) | 2000-11-30 |
| DE69233681T2 (de) | 2007-10-25 |
| EP0984358A2 (en) | 2000-03-08 |
| EP1271305A1 (en) | 2003-01-02 |
| DE69231237D1 (de) | 2000-08-17 |
| DE69233681D1 (de) | 2007-03-29 |
| EP0989485A2 (en) | 2000-03-29 |
| EP0528695B1 (en) | 2000-07-12 |
| EP0989485B1 (en) | 2004-01-02 |
| DE69233282D1 (de) | 2004-02-05 |
| JP2970821B2 (ja) | 1999-11-02 |
| DE69233282T2 (de) | 2004-09-30 |
| EP0984358A3 (en) | 2000-12-06 |
| EP0984358B1 (en) | 2007-02-14 |
| US5440701A (en) | 1995-08-08 |
| EP0989485A3 (en) | 2000-08-23 |
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