JPH1049369A - データ処理装置 - Google Patents
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- JPH1049369A JPH1049369A JP8208513A JP20851396A JPH1049369A JP H1049369 A JPH1049369 A JP H1049369A JP 8208513 A JP8208513 A JP 8208513A JP 20851396 A JP20851396 A JP 20851396A JP H1049369 A JPH1049369 A JP H1049369A
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- 238000006073 displacement reaction Methods 0.000 claims abstract description 111
- 238000012545 processing Methods 0.000 claims description 52
- 238000010586 diagram Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 10
- 238000004904 shortening Methods 0.000 description 5
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/355—Indexed addressing
- G06F9/3555—Indexed addressing using scaling, e.g. multiplication of index
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/30149—Instruction analysis, e.g. decoding, instruction word fields of variable length instructions
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Abstract
(57)【要約】
【課題】 指定可能なアドレスの範囲を狭めることな
く、プログラムサイズを縮小できるデータ処理装置を提
供する。 【解決手段】 命令コードを短縮できる特別なＦＰレジ
スタ間接アドレス指定モードを設け、このアドレス指定
モードを使用する命令コードを次のような構成とする。
１バイト目に操作コードＯＰを設定し、２バイト目にお
ける上位２ビットを(1 1)2とすることでこのアドレス指
定モードであることを示し、次の２ビットで操作サイズ
ＳＺを示す値を設定し、２バイト目の下位４ビットでデ
ィスプレースメントＤＩＳＰを示す値として符号無し整
数を設定する。この命令コード中のＤＩＳＰを示す値
を、シフタ７６で左に１ビットシフトさせ符号ビット
「１」を最上位に付加することにより、６ビットの負の
偶数とし、これとＦＰレジスタ１８の値とを加算器２０
で加算して得られる加算値を実効アドレスとする。
く、プログラムサイズを縮小できるデータ処理装置を提
供する。 【解決手段】 命令コードを短縮できる特別なＦＰレジ
スタ間接アドレス指定モードを設け、このアドレス指定
モードを使用する命令コードを次のような構成とする。
１バイト目に操作コードＯＰを設定し、２バイト目にお
ける上位２ビットを(1 1)2とすることでこのアドレス指
定モードであることを示し、次の２ビットで操作サイズ
ＳＺを示す値を設定し、２バイト目の下位４ビットでデ
ィスプレースメントＤＩＳＰを示す値として符号無し整
数を設定する。この命令コード中のＤＩＳＰを示す値
を、シフタ７６で左に１ビットシフトさせ符号ビット
「１」を最上位に付加することにより、６ビットの負の
偶数とし、これとＦＰレジスタ１８の値とを加算器２０
で加算して得られる加算値を実効アドレスとする。
Description
【０００１】
【発明の属する技術分野】本発明は、所定の命令から成
るプログラムを実行することによりデータを処理するデ
ータ処理装置、例えばマイクロプロセッサ等のＣＰＵ
（中央処理装置）やＣＰＵを用いて構成され計算機に関
する。
るプログラムを実行することによりデータを処理するデ
ータ処理装置、例えばマイクロプロセッサ等のＣＰＵ
（中央処理装置）やＣＰＵを用いて構成され計算機に関
する。
【０００２】
【従来の技術】マイクロプロセッサ等のデータ処理装置
では、プログラムを構成する命令が逐次実行され、これ
によりデータ処理が行われる。このとき、実行すべき命
令で指示される演算処理等の操作の対象となるデータ
が、オペランドとして主記憶から取り出される。主記憶
は、通常、バイト単位でアドレスが割り当てられてお
り、オペランドを取り出す際には、そのオペランドが格
納されている主記憶内の位置を示すアドレスが指定され
る。マイクロプロセッサ等には、このアドレス指定の方
法としていくつかのアドレス指定モードが用意されてい
る。例えば、命令中のコードデータによってアドレスを
直接指定する絶対アドレス指定モードや、所定のレジス
タに格納されている値に命令によって指定されたディス
プレースメントを加算した値をアドレスとするディスプ
レースメント付きレジスタ間接アドレス指定モードなど
のアドレス指定モードが用意されている。データ処理の
ためのプログラムを構成する各命令は、これらのアドレ
ス指定モードのうちのいずれかのアドレス指定モードに
応じた形式で、その命令のオペランドのアドレスを示す
データ（以下「アドレス指定データ」という）を含んで
いる。
では、プログラムを構成する命令が逐次実行され、これ
によりデータ処理が行われる。このとき、実行すべき命
令で指示される演算処理等の操作の対象となるデータ
が、オペランドとして主記憶から取り出される。主記憶
は、通常、バイト単位でアドレスが割り当てられてお
り、オペランドを取り出す際には、そのオペランドが格
納されている主記憶内の位置を示すアドレスが指定され
る。マイクロプロセッサ等には、このアドレス指定の方
法としていくつかのアドレス指定モードが用意されてい
る。例えば、命令中のコードデータによってアドレスを
直接指定する絶対アドレス指定モードや、所定のレジス
タに格納されている値に命令によって指定されたディス
プレースメントを加算した値をアドレスとするディスプ
レースメント付きレジスタ間接アドレス指定モードなど
のアドレス指定モードが用意されている。データ処理の
ためのプログラムを構成する各命令は、これらのアドレ
ス指定モードのうちのいずれかのアドレス指定モードに
応じた形式で、その命令のオペランドのアドレスを示す
データ（以下「アドレス指定データ」という）を含んで
いる。
【０００３】
【発明が解決しようとする課題】ところで、マイクロプ
ロセッサ等でデータ処理を行う際に使用されるプログラ
ムのサイズは、そのマイクロプロセッサ等の評価を決定
する大きな要因であり、所望のデータ処理に必要なプロ
グラムサイズは小さい程よい。このため、プログラムを
構成する各命令に含まれる上記アドレス指定データのサ
イズを小さくすることが望まれる。しかし、単にアドレ
ス指定データのサイズを小さくしたのでは、指定可能な
アドレスの範囲が狭くなるため、取り扱えるデータが制
限され、プログラミングの自由度も低下する。
ロセッサ等でデータ処理を行う際に使用されるプログラ
ムのサイズは、そのマイクロプロセッサ等の評価を決定
する大きな要因であり、所望のデータ処理に必要なプロ
グラムサイズは小さい程よい。このため、プログラムを
構成する各命令に含まれる上記アドレス指定データのサ
イズを小さくすることが望まれる。しかし、単にアドレ
ス指定データのサイズを小さくしたのでは、指定可能な
アドレスの範囲が狭くなるため、取り扱えるデータが制
限され、プログラミングの自由度も低下する。
【０００４】そこで本発明では、指定可能なアドレスの
範囲を狭めることなく、プログラムサイズを縮小するこ
とができるマイクロプロセッサ等のデータ処理装置を提
供することを目的とする。
範囲を狭めることなく、プログラムサイズを縮小するこ
とができるマイクロプロセッサ等のデータ処理装置を提
供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
本発明に係る第１のデータ処理装置では、オペランドを
主記憶から取り出すためのアドレスを絶対アドレス指定
モードに属する所定のアドレス指定モードで指定する命
令を含むプログラムを実行するデータ処理装置におい
て、前記命令のオペランドを主記憶から取り出すとき
に、前記命令によって指定されたアドレスの値を左方向
へ所定ビットだけシフトさせ、該シフト後の値を実効ア
ドレスとするアドレス生成手段を備える構成としてい
る。
本発明に係る第１のデータ処理装置では、オペランドを
主記憶から取り出すためのアドレスを絶対アドレス指定
モードに属する所定のアドレス指定モードで指定する命
令を含むプログラムを実行するデータ処理装置におい
て、前記命令のオペランドを主記憶から取り出すとき
に、前記命令によって指定されたアドレスの値を左方向
へ所定ビットだけシフトさせ、該シフト後の値を実効ア
ドレスとするアドレス生成手段を備える構成としてい
る。
【０００６】本発明に係る第２のデータ処理装置では、
オペランドを主記憶から取り出すためのアドレスをディ
スプレースメント付きレジスタ間接アドレス指定モード
に属する所定のアドレス指定モードで指定する命令を含
むプログラムを実行するデータ処理装置において、前記
命令のオペランドを主記憶から取り出すときに、前記命
令によって指定されたディスプレースメントの値を左方
向へ所定ビットだけシフトさせ、該シフト後の値を所定
のレジスタに格納されている値に加算することにより実
効アドレスを生成するアドレス生成手段を備える構成と
している。
オペランドを主記憶から取り出すためのアドレスをディ
スプレースメント付きレジスタ間接アドレス指定モード
に属する所定のアドレス指定モードで指定する命令を含
むプログラムを実行するデータ処理装置において、前記
命令のオペランドを主記憶から取り出すときに、前記命
令によって指定されたディスプレースメントの値を左方
向へ所定ビットだけシフトさせ、該シフト後の値を所定
のレジスタに格納されている値に加算することにより実
効アドレスを生成するアドレス生成手段を備える構成と
している。
【０００７】本発明に係る第３のデータ処理装置では、
上記第２のデータ処理装置において、前記アドレス生成
手段は、前記命令によって指定されたディスプレースメ
ントの値を正の符号無し整数として前記シフトおよび前
記加算を行うことを特徴としている。
上記第２のデータ処理装置において、前記アドレス生成
手段は、前記命令によって指定されたディスプレースメ
ントの値を正の符号無し整数として前記シフトおよび前
記加算を行うことを特徴としている。
【０００８】本発明に係る第４のデータ処理装置では、
上記第２のデータ処理装置でおいて、前記アドレス生成
手段は、前記命令によって指定されたディスプレースメ
ントの値を負の符号無し整数として前記シフトおよび前
記加算を行うことを特徴としている。
上記第２のデータ処理装置でおいて、前記アドレス生成
手段は、前記命令によって指定されたディスプレースメ
ントの値を負の符号無し整数として前記シフトおよび前
記加算を行うことを特徴としている。
【０００９】本発明に係る第５のデータ処理装置では、
上記第２のデータ処理装置において、前記アドレス生成
手段は、前記シフト後のディスプレースメントの値を前
記命令のアドレス指定モードに対して予め定められたレ
ジスタに格納されている値に加算することにより前記実
効アドレスを生成することを特徴としている。
上記第２のデータ処理装置において、前記アドレス生成
手段は、前記シフト後のディスプレースメントの値を前
記命令のアドレス指定モードに対して予め定められたレ
ジスタに格納されている値に加算することにより前記実
効アドレスを生成することを特徴としている。
【００１０】本発明に係る第６のデータ処理装置では、
上記第４のデータ処理装置において、フレームポインタ
の値を格納するＦＰレジスタを備え、前記アドレス生成
手段は、前記命令によって指定されたディスプレースメ
ントの値を符号無し整数として左方向へ１ビットだけシ
フトさせ、該シフト後の値の最上位に符号ビットとして
「１」を付加することにより該値を負の整数とし、該負
の整数をＦＰレジスタに格納されている値に加算するこ
とにより前記実効アドレスを生成することを特徴として
いる。
上記第４のデータ処理装置において、フレームポインタ
の値を格納するＦＰレジスタを備え、前記アドレス生成
手段は、前記命令によって指定されたディスプレースメ
ントの値を符号無し整数として左方向へ１ビットだけシ
フトさせ、該シフト後の値の最上位に符号ビットとして
「１」を付加することにより該値を負の整数とし、該負
の整数をＦＰレジスタに格納されている値に加算するこ
とにより前記実効アドレスを生成することを特徴として
いる。
【００１１】本発明に係る第７のデータ処理装置では、
上記第５のデータ処理装置において、前記命令は、前記
命令のオペランドのサイズとして３種類のサイズのうち
いずれかを指定するための２ビットのフィールドを有
し、前記アドレス生成手段は、前記２ビットで表現可能
な４種類の値のうち前記オペランドのサイズの指定に対
応しない１種類の値が前記２ビットのフィールドに設定
された場合に、前記シフト後のディスプレースメントの
値を前記命令のアドレス指定モードに対して予め定めら
れたレジスタに格納されている値に加算することにより
前記実効アドレスを生成することを特徴としている。
上記第５のデータ処理装置において、前記命令は、前記
命令のオペランドのサイズとして３種類のサイズのうち
いずれかを指定するための２ビットのフィールドを有
し、前記アドレス生成手段は、前記２ビットで表現可能
な４種類の値のうち前記オペランドのサイズの指定に対
応しない１種類の値が前記２ビットのフィールドに設定
された場合に、前記シフト後のディスプレースメントの
値を前記命令のアドレス指定モードに対して予め定めら
れたレジスタに格納されている値に加算することにより
前記実効アドレスを生成することを特徴としている。
【００１２】
【発明の効果】本発明に係る第１のデータ処理装置によ
れば、オペランドのデータが２の倍数や４の倍数のアド
レスから配置されている場合に、そのアドレスの下位の
１ビットまたは２ビットという所定ビットを除いたデー
タをアドレス指定データとするアドレス指定モードを使
用し、そのアドレス指定データの値を左方向に所定ビッ
トだけシフトさせることにより実効アドレスを生成する
ことができる。このため、絶対アドレス指定モードを使
用する場合のうち上記に該当する場合には命令長を短縮
することができる。一般にオペランドのサイズはデータ
処理装置の基本語の整数倍であって、２の倍数または４
の倍数のアドレスから配置されることが多いため、この
ようなデータ処理装置により、実行されるべきプログラ
ムのサイズを縮小することができる。
れば、オペランドのデータが２の倍数や４の倍数のアド
レスから配置されている場合に、そのアドレスの下位の
１ビットまたは２ビットという所定ビットを除いたデー
タをアドレス指定データとするアドレス指定モードを使
用し、そのアドレス指定データの値を左方向に所定ビッ
トだけシフトさせることにより実効アドレスを生成する
ことができる。このため、絶対アドレス指定モードを使
用する場合のうち上記に該当する場合には命令長を短縮
することができる。一般にオペランドのサイズはデータ
処理装置の基本語の整数倍であって、２の倍数または４
の倍数のアドレスから配置されることが多いため、この
ようなデータ処理装置により、実行されるべきプログラ
ムのサイズを縮小することができる。
【００１３】本発明に係る第２のデータ処理装置によれ
ば、ディスプレースメント付きレジスタ間接アドレス指
定モードにおいてオペランドのデータが２の倍数や４の
倍数のアドレスから配置されているためにディスプレー
スメントの値が２の倍数や４の倍数となる場合に、ディ
スプレースメントの下位の１ビットまたは２ビットとい
う所定ビットを除いたデータをディスプレースメントの
指定データとするアドレス指定モードを使用し、そのデ
ィスプレースメント指定データの値を左方向に所定ビッ
トだけシフトさせた後の値を所定のベースレジスタの値
に加算することにより実効アドレスを生成することがで
きる。このため、ディスプレースメント付きレジスタ間
接アドレス指定モードを使用する場合のうち上記に該当
する場合には命令長を短縮することができる。したがっ
て、上記第１のデータ処理装置と同様、実行されるべき
プログラムのサイズを縮小することができる。
ば、ディスプレースメント付きレジスタ間接アドレス指
定モードにおいてオペランドのデータが２の倍数や４の
倍数のアドレスから配置されているためにディスプレー
スメントの値が２の倍数や４の倍数となる場合に、ディ
スプレースメントの下位の１ビットまたは２ビットとい
う所定ビットを除いたデータをディスプレースメントの
指定データとするアドレス指定モードを使用し、そのデ
ィスプレースメント指定データの値を左方向に所定ビッ
トだけシフトさせた後の値を所定のベースレジスタの値
に加算することにより実効アドレスを生成することがで
きる。このため、ディスプレースメント付きレジスタ間
接アドレス指定モードを使用する場合のうち上記に該当
する場合には命令長を短縮することができる。したがっ
て、上記第１のデータ処理装置と同様、実行されるべき
プログラムのサイズを縮小することができる。
【００１４】本発明に係る第３のデータ処理装置によれ
ば、ディスプレースメント付きレジスタ間接アドレス指
定においてディスプレースメントが正の整数の場合に、
符号無し整数をディスプレースメントの指定データとす
るアドレス指定モードを使用することができる。このた
め、ディスプレースメント付きレジスタ間接アドレス指
定モードを使用する場合のうち上記に該当する場合には
命令長をさらに短縮することができる。これにより、実
行されるべきプログラムのサイズをさらに縮小すること
ができる。
ば、ディスプレースメント付きレジスタ間接アドレス指
定においてディスプレースメントが正の整数の場合に、
符号無し整数をディスプレースメントの指定データとす
るアドレス指定モードを使用することができる。このた
め、ディスプレースメント付きレジスタ間接アドレス指
定モードを使用する場合のうち上記に該当する場合には
命令長をさらに短縮することができる。これにより、実
行されるべきプログラムのサイズをさらに縮小すること
ができる。
【００１５】本発明に係る第４のデータ処理装置によれ
ば、ディスプレースメント付きレジスタ間接アドレス指
定においてディスプレースメントが負の整数の場合に、
符号無し整数をディスプレースメントの指定データとす
るアドレス指定モードを使用し、この符号無し整数を所
定ビットだけシフトさせた後の値を所定のベースレジス
タの値から減算した値を実効アドレスとすることができ
る。したがって、ディスプレースメント付きレジスタ間
接アドレス指定モードを使用する場合のうち上記に該当
する場合には命令長をさらに短縮することができる。こ
れにより、実行されるべきプログラムのサイズをさらに
縮小することができる。
ば、ディスプレースメント付きレジスタ間接アドレス指
定においてディスプレースメントが負の整数の場合に、
符号無し整数をディスプレースメントの指定データとす
るアドレス指定モードを使用し、この符号無し整数を所
定ビットだけシフトさせた後の値を所定のベースレジス
タの値から減算した値を実効アドレスとすることができ
る。したがって、ディスプレースメント付きレジスタ間
接アドレス指定モードを使用する場合のうち上記に該当
する場合には命令長をさらに短縮することができる。こ
れにより、実行されるべきプログラムのサイズをさらに
縮小することができる。
【００１６】本発明に係る第５のデータ処理装置によれ
ば、ディスプレースメント付きレジスタ間接アドレス指
定モードに属する所定のアドレス指定モードではベース
レジスタとして使用されるレジスタが予め定められてい
るため、そのアドレス指定モードの命令はベースレジス
タを指定するデータを持つ必要がなく、その分だけ命令
長を短縮することができる。これにより、実行されるべ
きプログラムのサイズをさらに縮小することができる。
ば、ディスプレースメント付きレジスタ間接アドレス指
定モードに属する所定のアドレス指定モードではベース
レジスタとして使用されるレジスタが予め定められてい
るため、そのアドレス指定モードの命令はベースレジス
タを指定するデータを持つ必要がなく、その分だけ命令
長を短縮することができる。これにより、実行されるべ
きプログラムのサイズをさらに縮小することができる。
【００１７】本発明に係る第６のデータ処理装置によれ
ば、ディスプレースメント付きレジスタ間接アドレス指
定においてディスプレースメントが負の偶数の場合に、
符号無し整数をディスプレースメントの指定データと
し、ＦＰレジスタをベースレジスタとするアドレス指定
モードを使用することができる。その結果、そのアドレ
ス指定モードの命令において、ディスプレースメントの
指定データが短くなるとともに、ベースレジスタを指定
するデータが不要となる。これにより、ＣやＦＯＲＴＲ
ＡＮなどの高級言語を用いて作成されたプログラムのよ
うに負の偶数をディスプレースメントとしＦＰレジスタ
をベースレジスタとするアドレス指定を多用するプログ
ラムについて、そのサイズを縮小することができる。
ば、ディスプレースメント付きレジスタ間接アドレス指
定においてディスプレースメントが負の偶数の場合に、
符号無し整数をディスプレースメントの指定データと
し、ＦＰレジスタをベースレジスタとするアドレス指定
モードを使用することができる。その結果、そのアドレ
ス指定モードの命令において、ディスプレースメントの
指定データが短くなるとともに、ベースレジスタを指定
するデータが不要となる。これにより、ＣやＦＯＲＴＲ
ＡＮなどの高級言語を用いて作成されたプログラムのよ
うに負の偶数をディスプレースメントとしＦＰレジスタ
をベースレジスタとするアドレス指定を多用するプログ
ラムについて、そのサイズを縮小することができる。
【００１８】本発明に係る第７のデータ処理装置によれ
ば、ディスプレースメントの下位の１ビットまたは２ビ
ットを除いた値をディスプレースメントの指定データと
し且つ予め定められたレジスタをベースレジスタとする
アドレス指定モードか否かが、命令におけるオペランド
のサイズの指定フィールドに設定された値により判定す
ることができる。この判定手法により、従来のアドレス
指定モードに加えて命令長を短縮できる上記アドレス指
定モードを実現することができる。
ば、ディスプレースメントの下位の１ビットまたは２ビ
ットを除いた値をディスプレースメントの指定データと
し且つ予め定められたレジスタをベースレジスタとする
アドレス指定モードか否かが、命令におけるオペランド
のサイズの指定フィールドに設定された値により判定す
ることができる。この判定手法により、従来のアドレス
指定モードに加えて命令長を短縮できる上記アドレス指
定モードを実現することができる。
【００１９】
＜１．実施形態の基本的な考え方＞まず、本発明の一実
施形態である後述のマイクロプロセッサにおけるアドレ
ス指定の基本的な考え方について説明する。マイクロプ
ロセッサは、命令を実行する際に、その命令の操作対象
となるオペランドを主記憶から取り出す。このとき、そ
のオペランドが格納されている主記憶内の位置を示すア
ドレスを指定する必要があり、各命令にはそのオペラン
ドのアドレスを示すデータ（アドレス指定データ）が含
まれている。
施形態である後述のマイクロプロセッサにおけるアドレ
ス指定の基本的な考え方について説明する。マイクロプ
ロセッサは、命令を実行する際に、その命令の操作対象
となるオペランドを主記憶から取り出す。このとき、そ
のオペランドが格納されている主記憶内の位置を示すア
ドレスを指定する必要があり、各命令にはそのオペラン
ドのアドレスを示すデータ（アドレス指定データ）が含
まれている。
【００２０】マイクロプロセッサには、アドレス指定の
方法として、絶対アドレス指定モードや、ディスプレー
スメント付きレジスタ間接アドレス指定モードなどの複
数のアドレス指定モードが予め用意されており、プログ
ラムの作成の際には、このうちのいずれかのアドレス指
定モードで各命令のオペランドのアドレスが指定され
る。
方法として、絶対アドレス指定モードや、ディスプレー
スメント付きレジスタ間接アドレス指定モードなどの複
数のアドレス指定モードが予め用意されており、プログ
ラムの作成の際には、このうちのいずれかのアドレス指
定モードで各命令のオペランドのアドレスが指定され
る。
【００２１】＜１-１ 絶対アドレス指定モードの場合＞
図１は、絶対アドレス指定モードを使用した場合におけ
るマイクロプロセッサの一般的な命令コードの構成を示
す図である。この命令コードは３バイトで構成され、２
個のオペランド（以下、これらを「第１オペランド」、
「第２オペランド」という）を有する形式となってい
る。この３バイトの命令コードのうち１バイト目におけ
る第７ビット〜第４ビットまでの上位４ビットは命令に
よる操作内容を示す操作コードＯＰのフィールドであ
り、第３ビット〜第０ビットまでの下位４ビットは操作
対象のデータである第１オペランドが格納されたレジス
タを指定するフィールドである。この命令コードにおけ
る２バイト目のデータは、第２オペランドの絶対アドレ
スの下位バイトデータＡＢＳＬであり、３バイト目のデ
ータは、第２オペランドの絶対アドレスの上位バイトデ
ータＡＢＳＨである。
図１は、絶対アドレス指定モードを使用した場合におけ
るマイクロプロセッサの一般的な命令コードの構成を示
す図である。この命令コードは３バイトで構成され、２
個のオペランド（以下、これらを「第１オペランド」、
「第２オペランド」という）を有する形式となってい
る。この３バイトの命令コードのうち１バイト目におけ
る第７ビット〜第４ビットまでの上位４ビットは命令に
よる操作内容を示す操作コードＯＰのフィールドであ
り、第３ビット〜第０ビットまでの下位４ビットは操作
対象のデータである第１オペランドが格納されたレジス
タを指定するフィールドである。この命令コードにおけ
る２バイト目のデータは、第２オペランドの絶対アドレ
スの下位バイトデータＡＢＳＬであり、３バイト目のデ
ータは、第２オペランドの絶対アドレスの上位バイトデ
ータＡＢＳＨである。
【００２２】図１に示した例では３バイトで命令コード
が構成されているが、操作コードＯＰのフィールドは４
ビットであるため、１６種類の命令しか表現することが
できない。したがって、１６種類よりも多くの命令を備
える場合には、図２に示すように、操作コードＯＰのフ
ィールドを拡張するために更に１バイト追加しなければ
ならない。図２に示す例では、命令コードの１バイト目
の上位４ビットに加えて２バイト目の８ビットが操作コ
ードのフィールドとなっており、３バイト目および４バ
イト目がそれぞれ第２オペランドの絶対アドレスの上位
バイトおよび下位バイトとなっている。
が構成されているが、操作コードＯＰのフィールドは４
ビットであるため、１６種類の命令しか表現することが
できない。したがって、１６種類よりも多くの命令を備
える場合には、図２に示すように、操作コードＯＰのフ
ィールドを拡張するために更に１バイト追加しなければ
ならない。図２に示す例では、命令コードの１バイト目
の上位４ビットに加えて２バイト目の８ビットが操作コ
ードのフィールドとなっており、３バイト目および４バ
イト目がそれぞれ第２オペランドの絶対アドレスの上位
バイトおよび下位バイトとなっている。
【００２３】これに対し、操作コードＯＰが特定の値の
場合にのみ操作コードＯＰの拡張用コードが命令コード
に追加される方式を採用することができる。例えば図３
に示すように、命令コードの１バイト目における上位４
ビットの操作コードＯＰの値が「(0 0 0 0)2＝０」〜
「(1 1 1 0)2＝１４」の場合は、図３（ａ）に示すよう
な構成の３バイトの命令コードとし、その上位４ビット
の操作コードＯＰの値が「(1 1 1 1)2＝１５」の場合に
は、図３（ｂ）に示すように２バイト目に操作コードＯ
Ｐの拡張用コードを追加して図２の例と同様の構成とす
るという方式を採用することができる。これにより、上
記操作コードＯＰが特定値「(1 1 1 1)2」以外の場合に
対応する１５種類の命令の長さを３バイトとすることが
できる。しかし、その１５種類以外の命令については、
操作コードＯＰの拡張用コードが追加されて４バイトと
なる。
場合にのみ操作コードＯＰの拡張用コードが命令コード
に追加される方式を採用することができる。例えば図３
に示すように、命令コードの１バイト目における上位４
ビットの操作コードＯＰの値が「(0 0 0 0)2＝０」〜
「(1 1 1 0)2＝１４」の場合は、図３（ａ）に示すよう
な構成の３バイトの命令コードとし、その上位４ビット
の操作コードＯＰの値が「(1 1 1 1)2＝１５」の場合に
は、図３（ｂ）に示すように２バイト目に操作コードＯ
Ｐの拡張用コードを追加して図２の例と同様の構成とす
るという方式を採用することができる。これにより、上
記操作コードＯＰが特定値「(1 1 1 1)2」以外の場合に
対応する１５種類の命令の長さを３バイトとすることが
できる。しかし、その１５種類以外の命令については、
操作コードＯＰの拡張用コードが追加されて４バイトと
なる。
【００２４】上記のような絶対アドレス指定モードの場
合には、オペランドの絶対アドレスすなわちアドレス値
そのものが命令コードの一部を構成する。したがって、
マイクロプロセッサで実行されるプログラムのサイズを
縮小する方法として、アドレス値を表現するビットサイ
ズを短くすることにより絶対アドレス指定モードを使用
した命令の長さを短縮することが考えられる。以下、こ
のための手法について説明する。
合には、オペランドの絶対アドレスすなわちアドレス値
そのものが命令コードの一部を構成する。したがって、
マイクロプロセッサで実行されるプログラムのサイズを
縮小する方法として、アドレス値を表現するビットサイ
ズを短くすることにより絶対アドレス指定モードを使用
した命令の長さを短縮することが考えられる。以下、こ
のための手法について説明する。
【００２５】主記憶の位置を示すアドレスはバイト単位
で割り当てられている。これに対し、一般的なプログラ
ムでは、オペランドとしてのデータのサイズは、そのプ
ログラムを実行するマイクロプロセッサの基本語の整数
倍である。したがって、例えば２バイトを基本語とする
マイクロプロセッサの主記憶においては、２の倍数すな
わち偶数アドレスからデータが配置される場合が多い。
偶数アドレスから配置された場合、絶対アドレス指定モ
ードによるアドレス指定データの最下位ビットは必ず
「０」になり、全てのデータが偶数アドレスから配置さ
れた場合は、この最下位ビットは「０」に固定されるた
め不要なビットとなる。同様に基本語が４バイトであっ
て全てのデータが４の倍数のアドレスから配置される場
合には、下位２ビットが不要なビットとなる。したがっ
て、絶対アドレス指定モードによるアドレス指定データ
におけるこれらの不要なビットを削除することにより、
プログラムのサイズの縮小化が可能となる。
で割り当てられている。これに対し、一般的なプログラ
ムでは、オペランドとしてのデータのサイズは、そのプ
ログラムを実行するマイクロプロセッサの基本語の整数
倍である。したがって、例えば２バイトを基本語とする
マイクロプロセッサの主記憶においては、２の倍数すな
わち偶数アドレスからデータが配置される場合が多い。
偶数アドレスから配置された場合、絶対アドレス指定モ
ードによるアドレス指定データの最下位ビットは必ず
「０」になり、全てのデータが偶数アドレスから配置さ
れた場合は、この最下位ビットは「０」に固定されるた
め不要なビットとなる。同様に基本語が４バイトであっ
て全てのデータが４の倍数のアドレスから配置される場
合には、下位２ビットが不要なビットとなる。したがっ
て、絶対アドレス指定モードによるアドレス指定データ
におけるこれらの不要なビットを削除することにより、
プログラムのサイズの縮小化が可能となる。
【００２６】よって、絶対アドレス指定モードでアクセ
スされるデータは必ず４の倍数のアドレスから配置され
る場合、すなわち常に４バイトデータ（以下「ロングワ
ード」ともいう）の境界に整合した形で配置される場合
には、例えば図４に示すような命令コードを採用するの
が好ましい。この場合、絶対アドレスの下位２ビットは
常に「０」となるためアドレス指定データからこれを削
除し、この２ビットの部分を操作コードのフィールドと
している。すなわち、命令コードの２バイト目における
第７ビット〜第６ビットまでの上位２ビットを操作コー
ドＯＰのフィールドとし、２バイト目における第５ビッ
ト〜第０ビットまでの下位６ビットで絶対アドレスの上
位バイトデータＡＢＳＨを表現する。また図４に示した
例では、絶対アドレスを示すデータＡＢＳＨおよびＡＢ
ＳＬを命令コード内で右づめに配置している。このよう
な配置によれば、マイクロプロセッサの内部でデータＡ
ＢＳＨおよびＡＢＳＬを左方向へ２ビットシフトさせる
ことにより絶対アドレス（実効アドレス）を生成するこ
とができる。なお、この場合、操作コードＯＰは６ビッ
トとなるため、６４種類の命令を指定することができ
る。
スされるデータは必ず４の倍数のアドレスから配置され
る場合、すなわち常に４バイトデータ（以下「ロングワ
ード」ともいう）の境界に整合した形で配置される場合
には、例えば図４に示すような命令コードを採用するの
が好ましい。この場合、絶対アドレスの下位２ビットは
常に「０」となるためアドレス指定データからこれを削
除し、この２ビットの部分を操作コードのフィールドと
している。すなわち、命令コードの２バイト目における
第７ビット〜第６ビットまでの上位２ビットを操作コー
ドＯＰのフィールドとし、２バイト目における第５ビッ
ト〜第０ビットまでの下位６ビットで絶対アドレスの上
位バイトデータＡＢＳＨを表現する。また図４に示した
例では、絶対アドレスを示すデータＡＢＳＨおよびＡＢ
ＳＬを命令コード内で右づめに配置している。このよう
な配置によれば、マイクロプロセッサの内部でデータＡ
ＢＳＨおよびＡＢＳＬを左方向へ２ビットシフトさせる
ことにより絶対アドレス（実効アドレス）を生成するこ
とができる。なお、この場合、操作コードＯＰは６ビッ
トとなるため、６４種類の命令を指定することができ
る。
【００２７】＜１-２ ディスプレースメント付きレジス
タ間接アドレス指定モードの場合＞図５に、ディスプレ
ースメント付きレジスタ間接アドレス指定モードを使用
した命令コードの従来の構成を示す。この命令コードは
３バイトで構成され、２個のオペランド（第１オペラン
ドおよび第２オペランド）を有する形式となっている。
第１オペランドは所定のレジスタに格納されたデータで
あり、第２オペランドはディスプレースメント付きレジ
スタ間接アドレス指定によって主記憶から取り出される
データである。この３バイトの命令コードのうち１バイ
ト目の８ビットは操作コードＯＰのフィールドであり、
これにより２５６種類の命令を指定することができる。
この命令コードの２バイト目における第７ビット〜第４
ビットまでの上位４ビットは第１オペランドが格納され
たレジスタＲＧを指定するフィールドである。２バイト
目における第３ビット〜第０ビットまでの下位４ビット
は、ディスプレースメント付きレジスタ間接アドレス指
定モードにより第２オペランドの実効アドレスを生成す
る際に使用されるベースレジスタＲＧｂを指定するフィ
ールドである。そして３バイト目の８ビットは、第２オ
ペランドの実効アドレスの生成の際に使用されるディス
プレースメントＤＩＳＰの値が格納されるフィールドで
ある。このディスプレースメントＤＩＳＰに対しては２
の補数表現が用いられており、これによりディスプレー
スメントとして−１２８〜１２７の範囲の値を指定する
ことができる。
タ間接アドレス指定モードの場合＞図５に、ディスプレ
ースメント付きレジスタ間接アドレス指定モードを使用
した命令コードの従来の構成を示す。この命令コードは
３バイトで構成され、２個のオペランド（第１オペラン
ドおよび第２オペランド）を有する形式となっている。
第１オペランドは所定のレジスタに格納されたデータで
あり、第２オペランドはディスプレースメント付きレジ
スタ間接アドレス指定によって主記憶から取り出される
データである。この３バイトの命令コードのうち１バイ
ト目の８ビットは操作コードＯＰのフィールドであり、
これにより２５６種類の命令を指定することができる。
この命令コードの２バイト目における第７ビット〜第４
ビットまでの上位４ビットは第１オペランドが格納され
たレジスタＲＧを指定するフィールドである。２バイト
目における第３ビット〜第０ビットまでの下位４ビット
は、ディスプレースメント付きレジスタ間接アドレス指
定モードにより第２オペランドの実効アドレスを生成す
る際に使用されるベースレジスタＲＧｂを指定するフィ
ールドである。そして３バイト目の８ビットは、第２オ
ペランドの実効アドレスの生成の際に使用されるディス
プレースメントＤＩＳＰの値が格納されるフィールドで
ある。このディスプレースメントＤＩＳＰに対しては２
の補数表現が用いられており、これによりディスプレー
スメントとして−１２８〜１２７の範囲の値を指定する
ことができる。
【００２８】ディスプレースメント付きレジスタ間接ア
ドレス指定モードの場合は、命令で指定されたレジスタ
の内容と命令で指定されたディスプレースメントとの加
算値が、オペランドの格納されている主記憶のアドレス
すなわち実効アドレスとなる。図５に示した例では、ベ
ースレジスタＲＧｂに格納された値とディスプレースメ
ントＤＩＳＰの値との加算値が第２オペランドの実効ア
ドレスとなる。ここで使用されるディスプレースメント
は、その値自身が命令コードの一部を構成する。したが
って、その値を表現するビットサイズを短くすることに
より、ディスプレースメント付きレジスタ間接アドレス
指定モードを使用した命令の長さを短縮し、これにより
プログラムサイズの縮小化を図ることが考えられる。
ドレス指定モードの場合は、命令で指定されたレジスタ
の内容と命令で指定されたディスプレースメントとの加
算値が、オペランドの格納されている主記憶のアドレス
すなわち実効アドレスとなる。図５に示した例では、ベ
ースレジスタＲＧｂに格納された値とディスプレースメ
ントＤＩＳＰの値との加算値が第２オペランドの実効ア
ドレスとなる。ここで使用されるディスプレースメント
は、その値自身が命令コードの一部を構成する。したが
って、その値を表現するビットサイズを短くすることに
より、ディスプレースメント付きレジスタ間接アドレス
指定モードを使用した命令の長さを短縮し、これにより
プログラムサイズの縮小化を図ることが考えられる。
【００２９】前述のようにオペランドとしてのデータは
マイクロプロセッサの基本語の整数倍であってオペラン
ドのアドレスも基本語の整数倍となることが多いが、デ
ィスプレースメント付きレジスタ間接アドレス指定モー
ドにおいては、実効アドレスの計算に使用されるベース
レジスタの値も基本語の整数倍となることが多い。この
ため、ベースレジスタの値に加算されるディスプレース
メントの値も基本語の整数倍になることが多い。例えば
オペランドが４バイトデータのときには、ディスプレー
スメントの値が４の倍数となることが多い。ディスプレ
ースメントの値が４の倍数の場合、その下位２ビットは
「０」に固定されるため不要なビットとなる。したがっ
て、ディスプレースメント付きアドレス指定モードによ
るアドレス指定データにおけるこれらの不要なビットを
削除することにより、プログラムのサイズの縮小化が可
能となる。
マイクロプロセッサの基本語の整数倍であってオペラン
ドのアドレスも基本語の整数倍となることが多いが、デ
ィスプレースメント付きレジスタ間接アドレス指定モー
ドにおいては、実効アドレスの計算に使用されるベース
レジスタの値も基本語の整数倍となることが多い。この
ため、ベースレジスタの値に加算されるディスプレース
メントの値も基本語の整数倍になることが多い。例えば
オペランドが４バイトデータのときには、ディスプレー
スメントの値が４の倍数となることが多い。ディスプレ
ースメントの値が４の倍数の場合、その下位２ビットは
「０」に固定されるため不要なビットとなる。したがっ
て、ディスプレースメント付きアドレス指定モードによ
るアドレス指定データにおけるこれらの不要なビットを
削除することにより、プログラムのサイズの縮小化が可
能となる。
【００３０】よって、ディスプレースメント付きレジス
タ間接アドレス指定モードにおいてディスプレースメン
トの値が４の倍数となる場合には、例えば図６に示すよ
うな命令コードを採用するのが好ましい。図６に示した
例では、ディスプレースメントの下位２ビットを削除
し、命令コードの３バイト目における第５ビット〜第０
ビットの６ビットをディスプレースメントＤＩＳＰのフ
ィールドとし、３バイト目における第７ビットと第６ビ
ットを操作コードＯＰのフィールドとしている。これに
より、命令長が同じままで操作コードＯＰのフィールド
が２ビット増加するため、実質的に命令コードが短縮化
されたことになる。
タ間接アドレス指定モードにおいてディスプレースメン
トの値が４の倍数となる場合には、例えば図６に示すよ
うな命令コードを採用するのが好ましい。図６に示した
例では、ディスプレースメントの下位２ビットを削除
し、命令コードの３バイト目における第５ビット〜第０
ビットの６ビットをディスプレースメントＤＩＳＰのフ
ィールドとし、３バイト目における第７ビットと第６ビ
ットを操作コードＯＰのフィールドとしている。これに
より、命令長が同じままで操作コードＯＰのフィールド
が２ビット増加するため、実質的に命令コードが短縮化
されたことになる。
【００３１】ディスプレースメント付きレジスタ間接ア
ドレス指定モードにおいて使用されるディスプレースメ
ントは、一般的には、符号付きデータとして扱われ、加
算対象の値が格納されているベースレジスタのビットサ
イズまで符号拡張される。このためディスプレースメン
トの最上位ビットは符号ビットとなり、この符号ビット
は、ディスプレースメントが正の場合は「０」、負の場
合は「１」である。ところで、実行されるプログラムの
種類によって正値または負値のいずれか一方のみをディ
スプレースメントとして多用することが多い。したがっ
て、ディスプレースメントが常に正となる場合または常
に負となる場合には、例えば図７に示すような命令コー
ドを採用するとよい。この例では、ディスプレースメン
トの最上位ビットを削除し、命令コードの３バイト目に
おける第４ビット〜第０ビットの５ビットをディスプレ
ースメントＤＩＳＰのフィールドとし、３バイト目にお
ける第７ビット〜第５ビットを操作コードＯＰのフィー
ルドとしている。これにより、命令長が同じままで操作
コードＯＰのフィールドが３ビット増加するため、実質
的に命令コードがさらに短縮化されたことになる。
ドレス指定モードにおいて使用されるディスプレースメ
ントは、一般的には、符号付きデータとして扱われ、加
算対象の値が格納されているベースレジスタのビットサ
イズまで符号拡張される。このためディスプレースメン
トの最上位ビットは符号ビットとなり、この符号ビット
は、ディスプレースメントが正の場合は「０」、負の場
合は「１」である。ところで、実行されるプログラムの
種類によって正値または負値のいずれか一方のみをディ
スプレースメントとして多用することが多い。したがっ
て、ディスプレースメントが常に正となる場合または常
に負となる場合には、例えば図７に示すような命令コー
ドを採用するとよい。この例では、ディスプレースメン
トの最上位ビットを削除し、命令コードの３バイト目に
おける第４ビット〜第０ビットの５ビットをディスプレ
ースメントＤＩＳＰのフィールドとし、３バイト目にお
ける第７ビット〜第５ビットを操作コードＯＰのフィー
ルドとしている。これにより、命令長が同じままで操作
コードＯＰのフィールドが３ビット増加するため、実質
的に命令コードがさらに短縮化されたことになる。
【００３２】ところで、ディスプレースメント付きレジ
スタ間接アドレス指定モードを使用する場合には、図５
〜図７に示されているように、命令コード中にベースレ
ジスタＲＧｂを指定するフィールドが必要であり、例え
ば８個のレジスタからベースレジスタを選択する場合
は、３ビットのフィールドが必要となる。しかし、通常
のプログラムでは、ベースレジスタとして使用されるレ
ジスタは限定されており、ベースレジスタを指定するフ
ィールドに冗長なデータが含まれる場合が多い。例え
ば、２個のベースレジスタしか使用されない場合は、ベ
ースレジスタを指定するフィールドは１ビットでよく、
特定の１個のレジスタのみがベースレジスタとして使用
される場合は、ベースレジスタＲＧｂを指定するフィー
ルドは不要となる。また、ディスプレースメントの正負
は、ほとんどの場合ベースレジスタの種類によって決ま
る。したがって、特定のレジスタのみがベースレジスタ
として使用される場合等、ベースレジスタが判明してい
る場合には、ディスプレースメントの符号ビットは不要
になることが多い。よって、このような場合には、アド
レス指定データにおいて、ベースレジスタを指定するフ
ィールドとともにディスプレースメントの符号ビットを
削除することにより、プログラムのサイズの更なる縮小
化が可能となる。
スタ間接アドレス指定モードを使用する場合には、図５
〜図７に示されているように、命令コード中にベースレ
ジスタＲＧｂを指定するフィールドが必要であり、例え
ば８個のレジスタからベースレジスタを選択する場合
は、３ビットのフィールドが必要となる。しかし、通常
のプログラムでは、ベースレジスタとして使用されるレ
ジスタは限定されており、ベースレジスタを指定するフ
ィールドに冗長なデータが含まれる場合が多い。例え
ば、２個のベースレジスタしか使用されない場合は、ベ
ースレジスタを指定するフィールドは１ビットでよく、
特定の１個のレジスタのみがベースレジスタとして使用
される場合は、ベースレジスタＲＧｂを指定するフィー
ルドは不要となる。また、ディスプレースメントの正負
は、ほとんどの場合ベースレジスタの種類によって決ま
る。したがって、特定のレジスタのみがベースレジスタ
として使用される場合等、ベースレジスタが判明してい
る場合には、ディスプレースメントの符号ビットは不要
になることが多い。よって、このような場合には、アド
レス指定データにおいて、ベースレジスタを指定するフ
ィールドとともにディスプレースメントの符号ビットを
削除することにより、プログラムのサイズの更なる縮小
化が可能となる。
【００３３】＜１-３ 例外的な場合＞以上のようにし
て、絶対アドレス指定モードやディスプレースメント付
きレジスタ間接アドレス指定モードを使用する場合にお
いて命令コードを短縮することが可能であるが、これに
は、オペランドのデータが常に４バイトデータの境界か
ら配置されていることや、ディスプレースメントの値が
常に４の倍数であること、ディスプレースメントとして
正値または負値のいずれかのみが使用されること、特定
のレジスタのみがベースレジスタとして使用されること
等の条件が満たされていることが前提となる。したがっ
て、通常はこれらの条件が満たされる場合が多いとして
も、上記のようにして短縮された命令コードを持つマイ
クロプロセッサは、実行すべきプログラムにおいて１度
でもこれらの条件を満たさないアドレス指定がなされて
いれば、そのプログラムを実行できないことになる。例
えば絶対アドレス指定モードにおいて絶対アドレスの最
下位ビットが省略された命令コードを持つマイクロプロ
セッサは、奇数アドレスに格納されているオペランドの
アドレスを絶対アドレス指定モードで指定する命令を含
むプログラムに対応することができない。そこで、命令
コードの短縮化の前提となる上記条件が満たされない場
合に対応すべく、上記短縮化を行わない命令コードによ
るアドレス指定すなわち絶対アドレスやディスプレース
メントの下位ビットの削除やディスプレースメントの符
号ビットの削除を行わないアドレス指定をも可能となる
構成とするのが好ましい。このような従来のアドレス指
定モードを使用可能としても、実際のプログラムでは、
多くの場合、命令コードの短縮できるアドレス指定モー
ドが使用されるため、プログラム全体のサイズとしては
縮小化されることになる。
て、絶対アドレス指定モードやディスプレースメント付
きレジスタ間接アドレス指定モードを使用する場合にお
いて命令コードを短縮することが可能であるが、これに
は、オペランドのデータが常に４バイトデータの境界か
ら配置されていることや、ディスプレースメントの値が
常に４の倍数であること、ディスプレースメントとして
正値または負値のいずれかのみが使用されること、特定
のレジスタのみがベースレジスタとして使用されること
等の条件が満たされていることが前提となる。したがっ
て、通常はこれらの条件が満たされる場合が多いとして
も、上記のようにして短縮された命令コードを持つマイ
クロプロセッサは、実行すべきプログラムにおいて１度
でもこれらの条件を満たさないアドレス指定がなされて
いれば、そのプログラムを実行できないことになる。例
えば絶対アドレス指定モードにおいて絶対アドレスの最
下位ビットが省略された命令コードを持つマイクロプロ
セッサは、奇数アドレスに格納されているオペランドの
アドレスを絶対アドレス指定モードで指定する命令を含
むプログラムに対応することができない。そこで、命令
コードの短縮化の前提となる上記条件が満たされない場
合に対応すべく、上記短縮化を行わない命令コードによ
るアドレス指定すなわち絶対アドレスやディスプレース
メントの下位ビットの削除やディスプレースメントの符
号ビットの削除を行わないアドレス指定をも可能となる
構成とするのが好ましい。このような従来のアドレス指
定モードを使用可能としても、実際のプログラムでは、
多くの場合、命令コードの短縮できるアドレス指定モー
ドが使用されるため、プログラム全体のサイズとしては
縮小化されることになる。
【００３４】＜２．実施形態＞本発明の実施形態である
マイクロプロセッサは、従来の一般的なマイクロプロセ
ッサと同様に、プログラムカウンタ、汎用レジスタとス
タックポインタ・レジスタ（以下「ＳＰレジスタ」とい
う）とフレームポインタ・レジスタ（以下「ＦＰレジス
タ」という）等から成るレジスタ群、オペランドの実効
アドレスを計算するためのアドレス生成部、および、命
令内の操作コードで指定される演算等の操作を実行する
ための演算処理部などを備えている。そして本実施形態
のマイクロプロセッサは、上述の基本的な考え方に基づ
くアドレス指定モード（命令コードを短縮できるアドレ
ス指定モード）の使用が可能な構成となっており、この
点、従来の構成と相違する。すなわち、例えば図４に示
す命令コードによる絶対アドレス指定モードの使用、例
えば図６若しくは図７に示す命令コードによるディスプ
レースメント付きレジスタ間接アドレス指定モードの使
用、および／または、ＳＰレジスタ若しくはＦＰレジス
タという特定レジスタをベースレジスタとするディスプ
レースメント付きレジスタ間接アドレス指定モード（こ
のモードでは命令コード中にベースレジスタを指定する
フィールドが存在しない）の使用が可能であって、マイ
クロプロセッサ内のアドレス生成部は、これらに対応す
る命令コード中のアドレス指定データを用いて、シフト
や加算、符号ビットの付加などの処理により実効アドレ
スを生成する。
マイクロプロセッサは、従来の一般的なマイクロプロセ
ッサと同様に、プログラムカウンタ、汎用レジスタとス
タックポインタ・レジスタ（以下「ＳＰレジスタ」とい
う）とフレームポインタ・レジスタ（以下「ＦＰレジス
タ」という）等から成るレジスタ群、オペランドの実効
アドレスを計算するためのアドレス生成部、および、命
令内の操作コードで指定される演算等の操作を実行する
ための演算処理部などを備えている。そして本実施形態
のマイクロプロセッサは、上述の基本的な考え方に基づ
くアドレス指定モード（命令コードを短縮できるアドレ
ス指定モード）の使用が可能な構成となっており、この
点、従来の構成と相違する。すなわち、例えば図４に示
す命令コードによる絶対アドレス指定モードの使用、例
えば図６若しくは図７に示す命令コードによるディスプ
レースメント付きレジスタ間接アドレス指定モードの使
用、および／または、ＳＰレジスタ若しくはＦＰレジス
タという特定レジスタをベースレジスタとするディスプ
レースメント付きレジスタ間接アドレス指定モード（こ
のモードでは命令コード中にベースレジスタを指定する
フィールドが存在しない）の使用が可能であって、マイ
クロプロセッサ内のアドレス生成部は、これらに対応す
る命令コード中のアドレス指定データを用いて、シフト
や加算、符号ビットの付加などの処理により実効アドレ
スを生成する。
【００３５】上記マイクロプロセッサによれば、上記の
アドレス指定モードを使用する命令コードが短縮化され
るため、実行すべきプログラムのサイズを縮小すること
ができる。なお、上記マイクロプロセッサにおいて、命
令コードの短縮化が可能となる上記アドレス指定モード
とともに、このような命令コードの短縮化を行わないア
ドレス指定モード（従来のアドレス指定モード）も使用
可能な構成とするのが好ましい。これにより、奇数アド
レスに格納されているデータをオペランドとする命令コ
ードを含むプログラムや、同一のベースレジスタに対し
て正のディスプレースメント付きのアドレス指定をする
命令コードと負のディスプレースメント付きのアドレス
指定をする命令コードの双方を含むプログラムにも対応
できるようになる。
アドレス指定モードを使用する命令コードが短縮化され
るため、実行すべきプログラムのサイズを縮小すること
ができる。なお、上記マイクロプロセッサにおいて、命
令コードの短縮化が可能となる上記アドレス指定モード
とともに、このような命令コードの短縮化を行わないア
ドレス指定モード（従来のアドレス指定モード）も使用
可能な構成とするのが好ましい。これにより、奇数アド
レスに格納されているデータをオペランドとする命令コ
ードを含むプログラムや、同一のベースレジスタに対し
て正のディスプレースメント付きのアドレス指定をする
命令コードと負のディスプレースメント付きのアドレス
指定をする命令コードの双方を含むプログラムにも対応
できるようになる。
【００３６】＜３. 一実施形態の詳細説明＞以下、上述
の実施形態の具体的な実現方法を示すために、上記の考
え方に基づく、ＦＰレジスタをベースレジスタとするデ
ィスプレースメント付きのアドレス指定モードを有する
マイクロプロセッサを例にとって、本発明の一実施形態
を詳細に説明する。
の実施形態の具体的な実現方法を示すために、上記の考
え方に基づく、ＦＰレジスタをベースレジスタとするデ
ィスプレースメント付きのアドレス指定モードを有する
マイクロプロセッサを例にとって、本発明の一実施形態
を詳細に説明する。
【００３７】＜３-１ アドレス指定モードおよびアドレ
ス生成＞本実施形態のマイクロプロセッサは、従来のマ
イクロプロセッサにおいて使用可能なアドレス指定モー
ドの他に、上記において説明した考え方に基づき、ＦＰ
レジスタをベースレジスタとし負の偶数をディスプレー
スメントとするディスプレースメント付きレジスタ間接
アドレス指定モードが使用可能な構成となっている。
ス生成＞本実施形態のマイクロプロセッサは、従来のマ
イクロプロセッサにおいて使用可能なアドレス指定モー
ドの他に、上記において説明した考え方に基づき、ＦＰ
レジスタをベースレジスタとし負の偶数をディスプレー
スメントとするディスプレースメント付きレジスタ間接
アドレス指定モードが使用可能な構成となっている。
【００３８】まず、従来のマイクロプロセッサと同様の
アドレス指定モード（以下「従来モード」という）につ
いて説明する。図８は、従来モードを使用する場合にお
ける、本実施形態のマイクロプロセッサの命令コードの
基本部の構成を示す図である。この構成では、命令コー
ドの１バイト目の８ビットは操作コードＯＰのフィール
ドであり、２バイト目における第７ビットと第６ビット
から成る２ビットは、オペランドのサイズすなわちその
命令によって演算処理するデータのサイズ（以下「操作
サイズ」といい、符号「ＳＺ」で示すものとする）を示
すフィールドであり、２バイト目における第５ビット〜
第０ビットから成る６ビットは、その命令で使用される
アドレス指定モードを指定するためのデータ（以下「指
定モードデータ」といい、符号「ＥＡ」で示すものとす
る）が格納されるフィールドである。ここで、操作サイ
ズＳＺの値「(0 0)2」はバイトを、「(0 1)2」はワード
（２バイト）を、「(1 0)2」はロングワード（４バイ
ト）をそれぞれ示すものとする。
アドレス指定モード（以下「従来モード」という）につ
いて説明する。図８は、従来モードを使用する場合にお
ける、本実施形態のマイクロプロセッサの命令コードの
基本部の構成を示す図である。この構成では、命令コー
ドの１バイト目の８ビットは操作コードＯＰのフィール
ドであり、２バイト目における第７ビットと第６ビット
から成る２ビットは、オペランドのサイズすなわちその
命令によって演算処理するデータのサイズ（以下「操作
サイズ」といい、符号「ＳＺ」で示すものとする）を示
すフィールドであり、２バイト目における第５ビット〜
第０ビットから成る６ビットは、その命令で使用される
アドレス指定モードを指定するためのデータ（以下「指
定モードデータ」といい、符号「ＥＡ」で示すものとす
る）が格納されるフィールドである。ここで、操作サイ
ズＳＺの値「(0 0)2」はバイトを、「(0 1)2」はワード
（２バイト）を、「(1 0)2」はロングワード（４バイ
ト）をそれぞれ示すものとする。
【００３９】図９は、本実施形態のマイクロプロセッサ
において使用可能なアドレス指定モードのうち従来モー
ドを示す図であって、図９（ａ）はレジスタ間接アドレ
ス指定モードとレジスタアドレス指定モードを、図９
（ｂ）は絶対アドレス指定モードを、図９（ｃ）は特定
のレジスタを使用するレジスタ間接アドレス指定モード
を、図９（ｄ）はその他のアドレス指定モードをそれぞ
れ示している。これらの各種のアドレス指定モードのう
ちいずれのモードを使用するかは、上記指定モードデー
タＥＡの値により決定される。
において使用可能なアドレス指定モードのうち従来モー
ドを示す図であって、図９（ａ）はレジスタ間接アドレ
ス指定モードとレジスタアドレス指定モードを、図９
（ｂ）は絶対アドレス指定モードを、図９（ｃ）は特定
のレジスタを使用するレジスタ間接アドレス指定モード
を、図９（ｄ）はその他のアドレス指定モードをそれぞ
れ示している。これらの各種のアドレス指定モードのう
ちいずれのモードを使用するかは、上記指定モードデー
タＥＡの値により決定される。
【００４０】例えば、記号［Ｄ,$］に対応する指定モー
ドデータＥＡの値（図９（ａ）参照）が命令コードに含
まれている場合は、８ビットのディスプレースメントの
付いたレジスタ間接アドレス指定モードが使用される。
この場合、ディスプレースメントの値を格納する１バイ
トのフィールドが図８に示した命令コードの基本部に追
加され、命令コードは３バイトで構成される。
ドデータＥＡの値（図９（ａ）参照）が命令コードに含
まれている場合は、８ビットのディスプレースメントの
付いたレジスタ間接アドレス指定モードが使用される。
この場合、ディスプレースメントの値を格納する１バイ
トのフィールドが図８に示した命令コードの基本部に追
加され、命令コードは３バイトで構成される。
【００４１】図１０は、上記８ビットのディスプレース
メント付きアドレス指定モード［Ｄ,$］を使用した場合
のマイクロプロセッサの動作を概念的に示す図である。
この場合、命令コードの１バイト目に格納された操作コ
ードＯＰは、他のアドレス指定モードの場合と同様、命
令デコーダ５２でデコードされて、マイクロプロセッサ
内の演算処理部（図示せず）等の動作を制御する制御信
号が生成される。命令コードの２バイト目における指定
モードデータＥＡの下位３ビット（第２ビット〜第０ビ
ット）のデータは、レジスタ群５４からベースレジスタ
を指定するために使用される。指定されたベースレジス
タに格納された値は、加算器２０により、命令コードの
３バイト目に格納されたディスプレースメントＤＩＳＰ
と加算され、この加算値が実効アドレスとして実効アド
レスバッファ２２に格納される。そして、この実効アド
レスを用いてオペランドのデータが主記憶から取り出さ
れる。
メント付きアドレス指定モード［Ｄ,$］を使用した場合
のマイクロプロセッサの動作を概念的に示す図である。
この場合、命令コードの１バイト目に格納された操作コ
ードＯＰは、他のアドレス指定モードの場合と同様、命
令デコーダ５２でデコードされて、マイクロプロセッサ
内の演算処理部（図示せず）等の動作を制御する制御信
号が生成される。命令コードの２バイト目における指定
モードデータＥＡの下位３ビット（第２ビット〜第０ビ
ット）のデータは、レジスタ群５４からベースレジスタ
を指定するために使用される。指定されたベースレジス
タに格納された値は、加算器２０により、命令コードの
３バイト目に格納されたディスプレースメントＤＩＳＰ
と加算され、この加算値が実効アドレスとして実効アド
レスバッファ２２に格納される。そして、この実効アド
レスを用いてオペランドのデータが主記憶から取り出さ
れる。
【００４２】ところで本実施形態では、マイクロプロセ
ッサで実行されるプログラムはＣやＦＯＲＴＲＡＮ等の
高級言語を用いて作成されることを想定している。この
ため、Ｃ言語における関数やＦＯＲＴＲＡＮにおけるサ
ブルーチンの内部でのみ使用する変数（Ｃ言語における
自動変数など）に相当するデータにアクセスされる頻度
が高い。この結果、本実施形態のマイクロプロセッサで
実行されるプログラムでは、ＦＰレジスタをベースレジ
スタとし、負の偶数をディスプレースメントとするディ
スプレースメント付きレジスタ間接アドレス指定が多用
される。そこで本実施形態では、この特性を利用して既
述の考え方に基づき命令コードを短縮化するために、Ｆ
Ｐレジスタをベースレジスタとする特別のアドレス指定
モード（以下「短縮化ＦＰ間接指定モード」という）が
用意されている。
ッサで実行されるプログラムはＣやＦＯＲＴＲＡＮ等の
高級言語を用いて作成されることを想定している。この
ため、Ｃ言語における関数やＦＯＲＴＲＡＮにおけるサ
ブルーチンの内部でのみ使用する変数（Ｃ言語における
自動変数など）に相当するデータにアクセスされる頻度
が高い。この結果、本実施形態のマイクロプロセッサで
実行されるプログラムでは、ＦＰレジスタをベースレジ
スタとし、負の偶数をディスプレースメントとするディ
スプレースメント付きレジスタ間接アドレス指定が多用
される。そこで本実施形態では、この特性を利用して既
述の考え方に基づき命令コードを短縮化するために、Ｆ
Ｐレジスタをベースレジスタとする特別のアドレス指定
モード（以下「短縮化ＦＰ間接指定モード」という）が
用意されている。
【００４３】図１１は、この短縮化ＦＰ間接指定モード
を使用する場合のマイクロプロセッサの動作を概念的に
示す図である。この場合、命令コードの１バイト目は、
他のアドレス指定モードの場合と同様、操作コードＯＰ
であって、命令デコーダ５２でデコードされ、マイクロ
プロセッサ内の演算処理部（図示せず）等の動作を制御
する制御信号が生成される。これに対し、命令コードの
２バイト目における上位２ビットには、従来モードにお
ける操作サイズＳＺの値としては使用されない「(1
1)2」という値が設定されている。これによりマイクロ
プロセッサは、その命令が短縮化ＦＰ間接指定モードを
使用することを認識し、この認識結果に基づきアドレス
生成部により短縮化ＦＰ間接指定モードに対応した方法
で実効アドレスを生成する（詳細は後述）。この場合、
そのままでは操作サイズＳＺのフィールドが消滅するた
め、図１１に示すように、２バイト目における第５ビッ
トと第４ビットから成る２ビットが操作サイズＳＺのフ
ィールドとして使用される。そして２バイト目における
残りの４ビット（第３ビット〜第０ビット）にディスプ
レースメントＤＩＳＰを示すデータが設定される。この
とき、ディスプレースメントは６ビットで表現される負
の偶数であるとして、図１２に示すように、その最上位
ビットは「１」に、最下位ビットは「０」に固定されて
いるものとして扱われ、最上位と最下位以外の４ビット
で表現される符号無し整数が、命令コードの２バイト目
の第３ビット〜第０ビットに設定される。このようにし
て短縮化ＦＰ間接指定モードでは、ディスプレースメン
トは−２〜−３２の間の偶数であって、命令コードが２
バイトで構成されることになる。この場合、以下のよう
にしてアドレス生成部により実効アドレスが計算され
る。
を使用する場合のマイクロプロセッサの動作を概念的に
示す図である。この場合、命令コードの１バイト目は、
他のアドレス指定モードの場合と同様、操作コードＯＰ
であって、命令デコーダ５２でデコードされ、マイクロ
プロセッサ内の演算処理部（図示せず）等の動作を制御
する制御信号が生成される。これに対し、命令コードの
２バイト目における上位２ビットには、従来モードにお
ける操作サイズＳＺの値としては使用されない「(1
1)2」という値が設定されている。これによりマイクロ
プロセッサは、その命令が短縮化ＦＰ間接指定モードを
使用することを認識し、この認識結果に基づきアドレス
生成部により短縮化ＦＰ間接指定モードに対応した方法
で実効アドレスを生成する（詳細は後述）。この場合、
そのままでは操作サイズＳＺのフィールドが消滅するた
め、図１１に示すように、２バイト目における第５ビッ
トと第４ビットから成る２ビットが操作サイズＳＺのフ
ィールドとして使用される。そして２バイト目における
残りの４ビット（第３ビット〜第０ビット）にディスプ
レースメントＤＩＳＰを示すデータが設定される。この
とき、ディスプレースメントは６ビットで表現される負
の偶数であるとして、図１２に示すように、その最上位
ビットは「１」に、最下位ビットは「０」に固定されて
いるものとして扱われ、最上位と最下位以外の４ビット
で表現される符号無し整数が、命令コードの２バイト目
の第３ビット〜第０ビットに設定される。このようにし
て短縮化ＦＰ間接指定モードでは、ディスプレースメン
トは−２〜−３２の間の偶数であって、命令コードが２
バイトで構成されることになる。この場合、以下のよう
にしてアドレス生成部により実効アドレスが計算され
る。
【００４４】まず、命令コードの２バイト目における下
位４ビットに設定されたディスプレースメントＤＩＳＰ
のデータである符号無し整数がシフタ７６によって左方
向へ１ビットだけシフトされ、最下位ビットとして
「０」が追加された５ビットの符号無し偶数が生成され
る。次に、これの最上位ビットとして符号ビット「１」
が追加されて６ビットの負の偶数とされる。その後、こ
の負の偶数にＦＰレジスタに格納された値が加算器２０
によって加算され、これによって得られる加算値が実効
アドレスとして実効アドレスバッファ２２に格納され
る。そして、この実効アドレスによって示される主記憶
内の位置に格納されているデータがオペランドとして取
り出される。
位４ビットに設定されたディスプレースメントＤＩＳＰ
のデータである符号無し整数がシフタ７６によって左方
向へ１ビットだけシフトされ、最下位ビットとして
「０」が追加された５ビットの符号無し偶数が生成され
る。次に、これの最上位ビットとして符号ビット「１」
が追加されて６ビットの負の偶数とされる。その後、こ
の負の偶数にＦＰレジスタに格納された値が加算器２０
によって加算され、これによって得られる加算値が実効
アドレスとして実効アドレスバッファ２２に格納され
る。そして、この実効アドレスによって示される主記憶
内の位置に格納されているデータがオペランドとして取
り出される。
【００４５】なお、上記の短縮化ＦＰ間接指定モードで
は、ディスプレースメントとして−２〜−３２の範囲の
偶数しか扱うことができない。しかし本実施形態のマイ
クロプロセッサでは、これ以外の場合に対処すべく、従
来のディスプレースメント付きＦＰレジスタ間接アドレ
ス指定モードも使用できるようになっている。すなわ
ち、図９（ｃ）において記号［ＦＰ,$］で示されるアド
レス指定モードが使用可能であり、これによれば、ディ
スプレースメントＤＩＳＰは、図１０の場合と同様、８
ビットで構成されるため、ＦＰレジスタをベースレジス
タとするアドレス指定において−１２８〜１２７の範囲
のディスプレースメントを扱うことができる。このアド
レス指定モードを使用した場合、命令コードは３バイト
長となるが、その使用頻度は低く、命令コードが２バイ
ト長となる短縮化ＦＰ間接指定モードが多用されるた
め、プログラム全体のサイズとしては縮小化されること
になる。
は、ディスプレースメントとして−２〜−３２の範囲の
偶数しか扱うことができない。しかし本実施形態のマイ
クロプロセッサでは、これ以外の場合に対処すべく、従
来のディスプレースメント付きＦＰレジスタ間接アドレ
ス指定モードも使用できるようになっている。すなわ
ち、図９（ｃ）において記号［ＦＰ,$］で示されるアド
レス指定モードが使用可能であり、これによれば、ディ
スプレースメントＤＩＳＰは、図１０の場合と同様、８
ビットで構成されるため、ＦＰレジスタをベースレジス
タとするアドレス指定において−１２８〜１２７の範囲
のディスプレースメントを扱うことができる。このアド
レス指定モードを使用した場合、命令コードは３バイト
長となるが、その使用頻度は低く、命令コードが２バイ
ト長となる短縮化ＦＰ間接指定モードが多用されるた
め、プログラム全体のサイズとしては縮小化されること
になる。
【００４６】＜３-２ 一実施形態のマイクロプロセッサ
の要部構成とその動作＞図１３は、本実施形態のマイク
ロプロセッサのうち、短縮化ＦＰ間接指定モードを使用
する命令のオペランドの実効アドレスを生成し、その実
効アドレスを用いてオペランドを主記憶から取り出す部
分の構成を示すブロック図である。
の要部構成とその動作＞図１３は、本実施形態のマイク
ロプロセッサのうち、短縮化ＦＰ間接指定モードを使用
する命令のオペランドの実効アドレスを生成し、その実
効アドレスを用いてオペランドを主記憶から取り出す部
分の構成を示すブロック図である。
【００４７】本実施形態のマイクロプロセッサは、外部
との間でデータを授受するために、外部インタフェイス
ユニット１０、データ入出力バッファ１２、アドレス出
力バッファ２４を備え、アドレス出力バッファ２４に保
持されたアドレス値を外部インタフェイスユニット１０
を経て外部を出力することにより、データ入出力バッフ
ァ１２に保持されたデータを主記憶に格納したり、主記
憶に格納されているデータや命令を取り出してデータ入
出力バッファ１２に保持したりする。また、本実施形態
のマイクロプロセッサは、命令プリフェッチキュー１４
を備え、命令を先読みしてプリフェッチキュー１４に蓄
える。そして、命令プリフェッチキュー１４に蓄えた命
令を順次取り出して実行する際に、その命令のオペラン
ドのアドレスをアドレス生成部３０で生成する。
との間でデータを授受するために、外部インタフェイス
ユニット１０、データ入出力バッファ１２、アドレス出
力バッファ２４を備え、アドレス出力バッファ２４に保
持されたアドレス値を外部インタフェイスユニット１０
を経て外部を出力することにより、データ入出力バッフ
ァ１２に保持されたデータを主記憶に格納したり、主記
憶に格納されているデータや命令を取り出してデータ入
出力バッファ１２に保持したりする。また、本実施形態
のマイクロプロセッサは、命令プリフェッチキュー１４
を備え、命令を先読みしてプリフェッチキュー１４に蓄
える。そして、命令プリフェッチキュー１４に蓄えた命
令を順次取り出して実行する際に、その命令のオペラン
ドのアドレスをアドレス生成部３０で生成する。
【００４８】本実施形態のマイクロプロセッサにおける
アドレス生成部３０は、アドレス加算器２０および実効
アドレスバッファ２２に加えてシフト・符号付加部１６
を備えており、指定モードデータＥＡによって指定され
たアドレス指定モードに応じたアドレス計算を行うこと
により実効アドレスを生成する。実行すべき命令が上記
の短縮化ＦＰ間接指定モードを使用している場合には、
シフト・符号付加部１６により、命令コードに含まれて
いたディスプレースメントを示す４ビットデータＤＩＳ
Ｐ（図１１参照）を左方向へ１ビットだけシフトさせ、
さらに、その最上位ビットとして符号ビット「１」を付
加することにより、負の偶数であるディスプレースメン
トの値を生成する。そして、アドレス加算器２０によ
り、このディスプレースメントの値とＦＰレジスタ１８
に格納された値とを加算し、その結果得られる加算値を
実効アドレスとして実効アドレスバッファ２２に格納す
る。その後、マイクロプロセッサ内のアドレスバスＡＢ
を介してこの実効アドレスをアドレス出力バッファ２４
へ転送する。そして、アドレス出力バッファ２４に保持
された実効アドレスを外部インタフェイスユニット１０
を経て外部を出力することにより、主記憶に格納された
オペランドのデータを読み出してマイクロプロセッサ内
に取り込む。
アドレス生成部３０は、アドレス加算器２０および実効
アドレスバッファ２２に加えてシフト・符号付加部１６
を備えており、指定モードデータＥＡによって指定され
たアドレス指定モードに応じたアドレス計算を行うこと
により実効アドレスを生成する。実行すべき命令が上記
の短縮化ＦＰ間接指定モードを使用している場合には、
シフト・符号付加部１６により、命令コードに含まれて
いたディスプレースメントを示す４ビットデータＤＩＳ
Ｐ（図１１参照）を左方向へ１ビットだけシフトさせ、
さらに、その最上位ビットとして符号ビット「１」を付
加することにより、負の偶数であるディスプレースメン
トの値を生成する。そして、アドレス加算器２０によ
り、このディスプレースメントの値とＦＰレジスタ１８
に格納された値とを加算し、その結果得られる加算値を
実効アドレスとして実効アドレスバッファ２２に格納す
る。その後、マイクロプロセッサ内のアドレスバスＡＢ
を介してこの実効アドレスをアドレス出力バッファ２４
へ転送する。そして、アドレス出力バッファ２４に保持
された実効アドレスを外部インタフェイスユニット１０
を経て外部を出力することにより、主記憶に格納された
オペランドのデータを読み出してマイクロプロセッサ内
に取り込む。
【００４９】このようにして主記憶から取り込まれたオ
ペランドのデータは、一旦データ入出力バッファ１２に
格納された後、その命令における操作コードに基づき、
演算処理部（図示せず）等に転送され、そこで所定の処
理が実行される。
ペランドのデータは、一旦データ入出力バッファ１２に
格納された後、その命令における操作コードに基づき、
演算処理部（図示せず）等に転送され、そこで所定の処
理が実行される。
【００５０】上記構成のマイクロプロセッサでは、以上
のようにして、短縮化ＦＰ間接指定モードを使用した命
令が実行されるが、絶対アドレス指定モードを使用する
命令コードを既述の考え方に基づいて短縮化した場合に
ついても、その命令コードに含まれるアドレス値をシフ
ト・符号付加部１６で所定ビットだけ左方向へシフトさ
せることにより実効アドレスを生成することができる。
また、容易にわかるように、ベースレジスタを指定する
フィールドを有するディスプレースメント付きレジスタ
間接アドレス指定モードを使用した命令コードを既述の
考え方に基づいて短縮化した場合についても、上記構成
のマイクロプロセッサにより対応することができる。こ
の場合、アドレス加算器２０により、命令コードで指定
されたベースレジスタに格納されている値とシフト・符
号付加部１６から出力されるディスプレースメントの値
とが加算され、その結果得られる加算値が実効アドレス
となる。
のようにして、短縮化ＦＰ間接指定モードを使用した命
令が実行されるが、絶対アドレス指定モードを使用する
命令コードを既述の考え方に基づいて短縮化した場合に
ついても、その命令コードに含まれるアドレス値をシフ
ト・符号付加部１６で所定ビットだけ左方向へシフトさ
せることにより実効アドレスを生成することができる。
また、容易にわかるように、ベースレジスタを指定する
フィールドを有するディスプレースメント付きレジスタ
間接アドレス指定モードを使用した命令コードを既述の
考え方に基づいて短縮化した場合についても、上記構成
のマイクロプロセッサにより対応することができる。こ
の場合、アドレス加算器２０により、命令コードで指定
されたベースレジスタに格納されている値とシフト・符
号付加部１６から出力されるディスプレースメントの値
とが加算され、その結果得られる加算値が実効アドレス
となる。
【図１】 従来のマイクロプロセッサにおける絶対アド
レス指定モードを使用した一般的な命令コードの構成例
を示す図。
レス指定モードを使用した一般的な命令コードの構成例
を示す図。
【図２】 従来のマイクロプロセッサにおける絶対アド
レス指定モードを使用した命令コードの他の構成例を示
す図。
レス指定モードを使用した命令コードの他の構成例を示
す図。
【図３】 従来のマイクロプロセッサにおける絶対アド
レス指定モードを使用した命令コードの第３の構成例を
示す図。
レス指定モードを使用した命令コードの第３の構成例を
示す図。
【図４】 本発明の実施形態のマイクロプロセッサにお
ける絶対アドレス指定モードを使用した命令コードの構
成例を示す図。
ける絶対アドレス指定モードを使用した命令コードの構
成例を示す図。
【図５】 従来のマイクロプロセッサにおけるディスプ
レースメント付きレジスタ間接アドレス指定モードを使
用した命令コードの構成例を示す図。
レースメント付きレジスタ間接アドレス指定モードを使
用した命令コードの構成例を示す図。
【図６】 本発明の実施形態のマイクロプロセッサにお
けるディスプレースメント付きレジスタ間接アドレス指
定モードを使用した命令コードの構成例を示す図。
けるディスプレースメント付きレジスタ間接アドレス指
定モードを使用した命令コードの構成例を示す図。
【図７】 本発明の実施形態のマイクロプロセッサにお
けるディスプレースメント付きレジスタ間接アドレス指
定モードを使用した命令コードの他の構成例を示す図。
けるディスプレースメント付きレジスタ間接アドレス指
定モードを使用した命令コードの他の構成例を示す図。
【図８】 本発明の一実施形態であるマイクロプロセッ
サにおける命令コードの基本部の構成を示す図。
サにおける命令コードの基本部の構成を示す図。
【図９】 本発明の一実施形態であるマイクロプロセッ
サにおいて使用可能なアドレス指定モードのうちの従来
モードを示す図。
サにおいて使用可能なアドレス指定モードのうちの従来
モードを示す図。
【図１０】 従来のディスプレースメント付きアドレス
指定モードを使用した場合の前記一実施形態における動
作を概念的に示す図。
指定モードを使用した場合の前記一実施形態における動
作を概念的に示す図。
【図１１】 本発明に係るディスプレースメント付きＦ
Ｐレジスタ間接アドレス指定モード（短縮化ＦＰ間接指
定モード）を使用した場合の前記一実施形態における動
作を概念的に示す図。
Ｐレジスタ間接アドレス指定モード（短縮化ＦＰ間接指
定モード）を使用した場合の前記一実施形態における動
作を概念的に示す図。
【図１２】 短縮化ＦＰ間接指定モードにおけるディス
プレースメントの短縮化を説明するための図。
プレースメントの短縮化を説明するための図。
【図１３】 本発明の一実施形態であるマイクロプロセ
ッサの要部の構成を示すブロック図。
ッサの要部の構成を示すブロック図。
１６ …シフト・符号付加部 １８ …フレームポインタ・レジスタ（ＦＰレジス
タ） ２０ …アドレス加算器 ２２ …実効アドレスバッファ ３０ …アドレス生成部 ＤＩＳＰ…ディスプレースメント ＳＺ …操作サイズ
タ） ２０ …アドレス加算器 ２２ …実効アドレスバッファ ３０ …アドレス生成部 ＤＩＳＰ…ディスプレースメント ＳＺ …操作サイズ
Claims (7)
- 【請求項１】 オペランドを主記憶から取り出すための
アドレスを絶対アドレス指定モードに属する所定のアド
レス指定モードで指定する命令を含むプログラムを実行
するデータ処理装置において、 前記命令のオペランドを主記憶から取り出すときに、前
記命令によって指定されたアドレスの値を左方向へ所定
ビットだけシフトさせ、該シフト後の値を実効アドレス
とするアドレス生成手段を備えることを特徴とするデー
タ処理装置。 - 【請求項２】 オペランドを主記憶から取り出すための
アドレスをディスプレースメント付きレジスタ間接アド
レス指定モードに属する所定のアドレス指定モードで指
定する命令を含むプログラムを実行するデータ処理装置
において、 前記命令のオペランドを主記憶から取り出すときに、前
記命令によって指定されたディスプレースメントの値を
左方向へ所定ビットだけシフトさせ、該シフト後の値を
所定のレジスタに格納されている値に加算することによ
り実効アドレスを生成するアドレス生成手段を備えるこ
とを特徴とするデータ処理装置。 - 【請求項３】 請求項２に記載のデータ処理装置におい
て、 前記アドレス生成手段は、前記命令によって指定された
ディスプレースメントの値を正の符号無し整数として前
記シフトおよび前記加算を行うことを特徴とするデータ
処理装置。 - 【請求項４】 請求項２に記載のデータ処理装置でおい
て、 前記アドレス生成手段は、前記命令によって指定された
ディスプレースメントの値を負の符号無し整数として前
記シフトおよび前記加算を行うことを特徴とするデータ
処理装置。 - 【請求項５】 請求項２に記載のデータ処理装置におい
て、 前記アドレス生成手段は、前記シフト後のディスプレー
スメントの値を前記命令のアドレス指定モードに対して
予め定められたレジスタに格納されている値に加算する
ことにより前記実効アドレスを生成することを特徴とす
るデータ処理装置。 - 【請求項６】 請求項４に記載のデータ処理装置におい
て、 フレームポインタの値を格納するＦＰレジスタを備え、 前記アドレス生成手段は、前記命令によって指定された
ディスプレースメントの値を符号無し整数として左方向
へ１ビットだけシフトさせ、該シフト後の値の最上位に
符号ビットとして「１」を付加することにより該値を負
の整数とし、該負の整数をＦＰレジスタに格納されてい
る値に加算することにより前記実効アドレスを生成する
ことを特徴とするデータ処理装置。 - 【請求項７】 請求項５に記載のデータ処理装置におい
て、 前記命令は、前記命令のオペランドのサイズとして３種
類のサイズのうちいずれかを指定するための２ビットの
フィールドを有し、 前記アドレス生成手段は、前記２ビットで表現可能な４
種類の値のうち前記オペランドのサイズの指定に対応し
ない１種類の値が前記２ビットのフィールドに設定され
た場合に、前記シフト後のディスプレースメントの値を
前記命令のアドレス指定モードに対して予め定められた
レジスタに格納されている値に加算することにより前記
実効アドレスを生成することを特徴とするデータ処理装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8208513A JPH1049369A (ja) | 1996-08-07 | 1996-08-07 | データ処理装置 |
| US08/906,682 US6189086B1 (en) | 1996-08-07 | 1997-08-05 | Data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8208513A JPH1049369A (ja) | 1996-08-07 | 1996-08-07 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1049369A true JPH1049369A (ja) | 1998-02-20 |
Family
ID=16557417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8208513A Pending JPH1049369A (ja) | 1996-08-07 | 1996-08-07 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6189086B1 (ja) |
| JP (1) | JPH1049369A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000112754A (ja) * | 1998-10-06 | 2000-04-21 | Mitsubishi Electric Corp | データ処理装置 |
| US6263353B1 (en) * | 1999-02-17 | 2001-07-17 | Advanced Micro Devices, Inc. | Method and apparatus for converting between different digital data representation formats |
| JP2005516432A (ja) * | 2001-07-02 | 2005-06-02 | グローベスパン・バイラータ・インコーポレーテッド | リングアーキテクチャを使用した通信システム |
| JP2003190367A (ja) * | 2001-12-21 | 2003-07-08 | Konami Co Ltd | 虚像、実映像重畳表示装置及び映像表示制御方法、ならびに映像表示制御用プログラム |
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