JP3106060B2 - 信号プロセッサ - Google Patents
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- 230000015654 memory Effects 0.000 claims description 61
- 238000012545 processing Methods 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 4
- 230000001419 dependent effect Effects 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 7
- 239000002699 waste material Substances 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000001174 ascending effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013144 data compression Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000005476 size effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30025—Format conversion instructions, e.g. Floating-Point to Integer, decimal conversion
-
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Description
【０００１】
【産業上の利用性】この発明はソフトウェアコード行の
長さを不当に長くすることなく、コンピュータ動作の柔
軟性を与えることが所望される場合にはどんなときでも
使用され得る。この発明はＲＩＳＣ ＣＰＵに特別の適
用性を有する。ＲＩＳＣ ＣＰＵは固定された命令サイ
ズおよび制限された数の命令フォーマットを有し、その
ためこの発明が適用されなければ命令の機能性がより制
限されるであろう。この発明は分離され別々にされると
全く従来のものである構成要素から製造可能であるし、
従来のものではない類似物からも製造可能である。
長さを不当に長くすることなく、コンピュータ動作の柔
軟性を与えることが所望される場合にはどんなときでも
使用され得る。この発明はＲＩＳＣ ＣＰＵに特別の適
用性を有する。ＲＩＳＣ ＣＰＵは固定された命令サイ
ズおよび制限された数の命令フォーマットを有し、その
ためこの発明が適用されなければ命令の機能性がより制
限されるであろう。この発明は分離され別々にされると
全く従来のものである構成要素から製造可能であるし、
従来のものではない類似物からも製造可能である。
【０００２】
【発明の背景】この発明は高性能コンピュータのデータ
アクセス機構に関し、特に、機構を起動する命令語を長
くすることなくその作業を行なう機構に関する。
アクセス機構に関し、特に、機構を起動する命令語を長
くすることなくその作業を行なう機構に関する。
【０００３】中央処理装置（ＣＰＵ）は対応のメモリの
中をどの様に進んでいくかを知っておく必要がある。た
とえばすべてのアドレスを使用したり、アドレスの一部
のみを使用して連結したり、ある条件下である数のアド
レスをスキップしたり、などである。ＣＰＵはまたそれ
が扱っている数の型、つまり符号付き、符号なし、固定
小数点、浮動小数点などを知る必要もある。これらの必
要な情報は、メモリが処理されているコンテキストと呼
ばれている。非常に長い行のソフトウェアが許容される
のであれば、コンテキストはラインごとに新たに指定す
ることができ、大きな柔軟性を与える。コンテキストの
変更に厳しい制限が課せられれば、ソフトウェアコード
行は非常に短くされ、動作は非常に単純になる。これら
を両方実現することはいままで可能ではなかった。
中をどの様に進んでいくかを知っておく必要がある。た
とえばすべてのアドレスを使用したり、アドレスの一部
のみを使用して連結したり、ある条件下である数のアド
レスをスキップしたり、などである。ＣＰＵはまたそれ
が扱っている数の型、つまり符号付き、符号なし、固定
小数点、浮動小数点などを知る必要もある。これらの必
要な情報は、メモリが処理されているコンテキストと呼
ばれている。非常に長い行のソフトウェアが許容される
のであれば、コンテキストはラインごとに新たに指定す
ることができ、大きな柔軟性を与える。コンテキストの
変更に厳しい制限が課せられれば、ソフトウェアコード
行は非常に短くされ、動作は非常に単純になる。これら
を両方実現することはいままで可能ではなかった。
【０００４】
【発明の概要】この発明の目的は柔軟性と単純さの両方
を与えることである。この目的は制限された数のコンテ
キストレジスタを与えることによって達成され、各コン
テキストレジスタの多量の内容はＣＰＵから分離した２
つのハードウェア、つまりアドレス発生器およびデータ
型変換器を構成する。ＣＰＵはその発生器および変換器
を介して間接的にメモリを駆動する。コンテキストを変
更するには新しいコンテキストレジスタを指定しさえす
ればよく、その内容はずっと以前に、プログラムの開始
時に指定されていてもよい。「プログラム」という言葉
は、本明細書でも用いられているとおり、「サブプログ
ラム」を含む。数はコンテキストレジスタに１回だけロ
ードされればよく、その後何回も使用され得る。
を与えることである。この目的は制限された数のコンテ
キストレジスタを与えることによって達成され、各コン
テキストレジスタの多量の内容はＣＰＵから分離した２
つのハードウェア、つまりアドレス発生器およびデータ
型変換器を構成する。ＣＰＵはその発生器および変換器
を介して間接的にメモリを駆動する。コンテキストを変
更するには新しいコンテキストレジスタを指定しさえす
ればよく、その内容はずっと以前に、プログラムの開始
時に指定されていてもよい。「プログラム」という言葉
は、本明細書でも用いられているとおり、「サブプログ
ラム」を含む。数はコンテキストレジスタに１回だけロ
ードされればよく、その後何回も使用され得る。
【０００５】データが可変長のエレメントとして入力さ
れるなら、そのデータエレメントの長さはコンテキスト
レジスタ内に含まれ得る。
れるなら、そのデータエレメントの長さはコンテキスト
レジスタ内に含まれ得る。
【０００６】エレメントはグループにまとめられ、各エ
レメント長ごとに１つのグループとなる。これらのグル
ープはエレメント長の昇順で配列される。より大きなエ
レメント長を有するグループの個々のエレメントを特定
するインデックスは０（または１）で始まってはならな
い。その代わりに、使用される最も低いインデックス
は、より下位のインデックス付きエレメントで占有され
たであろうメモリ空間が、より小さいエレメント長のグ
ループによって代わりに占有され得るのに十分な程に大
きくなければならない。
レメント長ごとに１つのグループとなる。これらのグル
ープはエレメント長の昇順で配列される。より大きなエ
レメント長を有するグループの個々のエレメントを特定
するインデックスは０（または１）で始まってはならな
い。その代わりに、使用される最も低いインデックス
は、より下位のインデックス付きエレメントで占有され
たであろうメモリ空間が、より小さいエレメント長のグ
ループによって代わりに占有され得るのに十分な程に大
きくなければならない。
【０００７】
【好ましい実施例の説明】図１を参照して、ＣＰＵ１０
は命令メモリ１２から命令を受取る。ＣＰＵ１０はＩＤ
バス１４を介してコンテキストＩＤを送り、それにより
コンテキストレジスタ１６を選択する。ＣＲ１からＣＲ
Ｎとして示されるＮ個のコンテキストレジスタ１６が
ある。Ｎは比較的小さな数、恐らく僅か１６である。Ｉ
Ｄバス１４はしたがってかなり狭くてもよく、恐らく僅
か４ビット幅であってもよい。このように狭いことはＩ
Ｄバス１４の下部のＮＡＲという表現により示されてい
る。
は命令メモリ１２から命令を受取る。ＣＰＵ１０はＩＤ
バス１４を介してコンテキストＩＤを送り、それにより
コンテキストレジスタ１６を選択する。ＣＲ１からＣＲ
Ｎとして示されるＮ個のコンテキストレジスタ１６が
ある。Ｎは比較的小さな数、恐らく僅か１６である。Ｉ
Ｄバス１４はしたがってかなり狭くてもよく、恐らく僅
か４ビット幅であってもよい。このように狭いことはＩ
Ｄバス１４の下部のＮＡＲという表現により示されてい
る。
【０００８】コンテキストレジスタ１６はＩＤバス１４
よりかなり広く、恐らく８０ビットを含む。選択された
コンテキストレジスタ１６からの８０ビットすべてはコ
ンテキストバス１８に読出される。このバス１８は少な
くともレジスタ１６と同じビット幅でなければならな
い。このようにバス１８が広いことはその下部のＢＲＤ
という表現によって示されている。コンテキストレジス
タはＲＯＭに埋込むことによって永久的にロードされ得
るが、各プログラムの始めにロードすることによってそ
の内容をカスタマイズすることが好ましい。ループの始
めにレジスタをロードすることは特に効率的である。た
とえば有限インパルス応答フィルタにそのようにロード
することにより、その内部ループはループ当りより少な
い命令で実行され得る。
よりかなり広く、恐らく８０ビットを含む。選択された
コンテキストレジスタ１６からの８０ビットすべてはコ
ンテキストバス１８に読出される。このバス１８は少な
くともレジスタ１６と同じビット幅でなければならな
い。このようにバス１８が広いことはその下部のＢＲＤ
という表現によって示されている。コンテキストレジス
タはＲＯＭに埋込むことによって永久的にロードされ得
るが、各プログラムの始めにロードすることによってそ
の内容をカスタマイズすることが好ましい。ループの始
めにレジスタをロードすることは特に効率的である。た
とえば有限インパルス応答フィルタにそのようにロード
することにより、その内部ループはループ当りより少な
い命令で実行され得る。
【０００９】コンテキストバス１８はアドレス発生器２
０およびデータ型変換器２２を駆動する。アドレス発生
器２０は、選択されたコンテキストレジスタ１６の内容
によって適切に構成されたものであり、恐らくは僅か３
ビット幅の狭い（ＮＡＲ）パラメータをＣＰＵ１０から
パラメータ線２４上で受取り、アドレス線２６上で広い
（ＢＲＤ）アドレスすべてをメモリ２８に送る。たとえ
ば、アドレス発生器２０はアクセスされた最後のアドレ
スを保持してもよい。１のパラメータは「最後のアドレ
スを増分するな」を示し、２のパラメータは「最後のア
ドレスをコンテキストレジスタのビット２０−２７に示
される量だけ増分せよ」を示し、さらに３のパラメータ
は「最後のアドレスをコンテキストレジスタのビット３
５−４９に示された量だけ増分せよ」を示し得る。４か
ら７のパラメータはそれぞれ「１増分せよ」、「２増分
せよ」、「１減分せよ」、「２減分せよ」を示し得る。
各パラメータの意味は選択されたコンテキストレジスタ
１６の内容によって決定される。
０およびデータ型変換器２２を駆動する。アドレス発生
器２０は、選択されたコンテキストレジスタ１６の内容
によって適切に構成されたものであり、恐らくは僅か３
ビット幅の狭い（ＮＡＲ）パラメータをＣＰＵ１０から
パラメータ線２４上で受取り、アドレス線２６上で広い
（ＢＲＤ）アドレスすべてをメモリ２８に送る。たとえ
ば、アドレス発生器２０はアクセスされた最後のアドレ
スを保持してもよい。１のパラメータは「最後のアドレ
スを増分するな」を示し、２のパラメータは「最後のア
ドレスをコンテキストレジスタのビット２０−２７に示
される量だけ増分せよ」を示し、さらに３のパラメータ
は「最後のアドレスをコンテキストレジスタのビット３
５−４９に示された量だけ増分せよ」を示し得る。４か
ら７のパラメータはそれぞれ「１増分せよ」、「２増分
せよ」、「１減分せよ」、「２減分せよ」を示し得る。
各パラメータの意味は選択されたコンテキストレジスタ
１６の内容によって決定される。
【００１０】データ型変換器２２も同様である。ＣＰＵ
１０がＣＰＵデータ線３０上でデータをリクエストまた
は生成するとき、ＣＰＵがそれを行なうＣＰＵフォーマ
ットは、メモリ２８によって使用されたフォーマットと
同じであってもよいし同じでなくてもよい。データ型変
換器２２はしたがってＣＰＵ１０とメモリ２８との間に
置かれ、それらをＣＰＵデータ線３０およびメモリデー
タ線３２によって接続する。データ線３０および３２は
どちらもかなり広い。（たとえば）符号付きの数を符号
なしの数に変換することによっても、実質的なデータ圧
縮は結局全く行なわれない。幾つかの状況では、データ
型変換器２２はまたデータ圧縮器／伸長器として作用し
てもよく、それはたとえばＣＰＵ１０は２進数で動作す
るが、メモリ２８は２進化１０進数で動作する場合、ま
たはＣＰＵ１０は３２ビット語で動作する一方で、デー
タは８ビットバイトとしてメモリ２８にストアされてい
る場合などである。
１０がＣＰＵデータ線３０上でデータをリクエストまた
は生成するとき、ＣＰＵがそれを行なうＣＰＵフォーマ
ットは、メモリ２８によって使用されたフォーマットと
同じであってもよいし同じでなくてもよい。データ型変
換器２２はしたがってＣＰＵ１０とメモリ２８との間に
置かれ、それらをＣＰＵデータ線３０およびメモリデー
タ線３２によって接続する。データ線３０および３２は
どちらもかなり広い。（たとえば）符号付きの数を符号
なしの数に変換することによっても、実質的なデータ圧
縮は結局全く行なわれない。幾つかの状況では、データ
型変換器２２はまたデータ圧縮器／伸長器として作用し
てもよく、それはたとえばＣＰＵ１０は２進数で動作す
るが、メモリ２８は２進化１０進数で動作する場合、ま
たはＣＰＵ１０は３２ビット語で動作する一方で、デー
タは８ビットバイトとしてメモリ２８にストアされてい
る場合などである。
【００１１】図２はこの柔軟性を示す。コード３４のあ
る行はその最初の２、３のビット３６に含まれるオペレ
ーションコードで始まる。このオペコードは通常ほんの
２、３ビットしか要求しない。その理由はオペコードは
通常「第１のソースオペランドを第２のソースオペラン
ドに加算して宛先オペランドを作成せよ」という程度の
オーダの複雑さしか有さないからである。第１のオペラ
ンドはＩＤバス１４上に置かれるべきコンテキストＩＤ
を有し、このＩＤは行３４の第２のフィールド３８に含
まれる。このＩＤは上に記されたように、２、３ビット
幅しかない。
る行はその最初の２、３のビット３６に含まれるオペレ
ーションコードで始まる。このオペコードは通常ほんの
２、３ビットしか要求しない。その理由はオペコードは
通常「第１のソースオペランドを第２のソースオペラン
ドに加算して宛先オペランドを作成せよ」という程度の
オーダの複雑さしか有さないからである。第１のオペラ
ンドはＩＤバス１４上に置かれるべきコンテキストＩＤ
を有し、このＩＤは行３４の第２のフィールド３８に含
まれる。このＩＤは上に記されたように、２、３ビット
幅しかない。
【００１２】アドレス発生器に送られるべきパラメータ
は第３のフィールド４０に含まれる。これもまた２、３
ビットしかとらない。第４から第７のフィールド４２−
４８も同様に第２のソースオペランドおよび宛先オペラ
ンドのためのコンテキストＩＤおよびアドレスパラメー
タを指定するのに必要とされる少数のビットを含む。こ
のように、指定された情報をハードウェアにストアする
という方策によって、ソフトウェアの１本の短い行３４
に非常に多くの量の情報が指定され得る。さらに、この
ハードウェアは各行で新しいコンテキストレジスタを指
定するという方策によって、ソフトウェア内の１行ごと
に変えることもできる。
は第３のフィールド４０に含まれる。これもまた２、３
ビットしかとらない。第４から第７のフィールド４２−
４８も同様に第２のソースオペランドおよび宛先オペラ
ンドのためのコンテキストＩＤおよびアドレスパラメー
タを指定するのに必要とされる少数のビットを含む。こ
のように、指定された情報をハードウェアにストアする
という方策によって、ソフトウェアの１本の短い行３４
に非常に多くの量の情報が指定され得る。さらに、この
ハードウェアは各行で新しいコンテキストレジスタを指
定するという方策によって、ソフトウェア内の１行ごと
に変えることもできる。
【００１３】最も重要なことは、コードのブロックを何
ら修正を伴うことなく新しいプログラムで再使用できる
ことであり、これはたとえその新しいプログラムが全く
違っているときも、それが全く別の機械で実行されると
きも、アクセスされるべき次のメモリアドレスを選択す
るための全く異なった組のオフセットを持っていると
き、ＣＰＵが全く異なったフォーマットになっている数
字を処理する場合でも、メモリが全く異なったフォーマ
ットで数字を処理するときも、さらにはコンテキストレ
ジスタが全く異なった長さであるときも再使用可能であ
る。これらはすべて新しいプログラムの始めに正しい数
をコンテキストレジスタ１６にロードすることによって
処理される。代わりに、数はプログラム内にロードされ
てもよいが、サブルーチンが呼出される前にロードされ
なければならない。どちらにしても、ロードは移植され
たコードのブロックに遭遇するよりずっと前に行なわれ
る。
ら修正を伴うことなく新しいプログラムで再使用できる
ことであり、これはたとえその新しいプログラムが全く
違っているときも、それが全く別の機械で実行されると
きも、アクセスされるべき次のメモリアドレスを選択す
るための全く異なった組のオフセットを持っていると
き、ＣＰＵが全く異なったフォーマットになっている数
字を処理する場合でも、メモリが全く異なったフォーマ
ットで数字を処理するときも、さらにはコンテキストレ
ジスタが全く異なった長さであるときも再使用可能であ
る。これらはすべて新しいプログラムの始めに正しい数
をコンテキストレジスタ１６にロードすることによって
処理される。代わりに、数はプログラム内にロードされ
てもよいが、サブルーチンが呼出される前にロードされ
なければならない。どちらにしても、ロードは移植され
たコードのブロックに遭遇するよりずっと前に行なわれ
る。
【００１４】［エレメント方式アドレシング］前述の原
則は古くからある問題を解決するために有効に適用され
得る。つまり我々はどのようにして任意に大きなサイズ
の可変長パック形式データにアドレスするかという問題
である。データのエレメントの長さ（または少なくとも
データエレメントの長さを示すインデックス）がコンテ
キストレジスタに含まれてもよい。これはデータエレメ
ントの長さが２の整数乗である場合には比較的単純であ
る。２の整数乗でない場合にはより複雑な構造を必要と
する。
則は古くからある問題を解決するために有効に適用され
得る。つまり我々はどのようにして任意に大きなサイズ
の可変長パック形式データにアドレスするかという問題
である。データのエレメントの長さ（または少なくとも
データエレメントの長さを示すインデックス）がコンテ
キストレジスタに含まれてもよい。これはデータエレメ
ントの長さが２の整数乗である場合には比較的単純であ
る。２の整数乗でない場合にはより複雑な構造を必要と
する。
【００１５】図３はこの問題を示す。データは２の整数
乗ではない所望されたエレメント長として入力され得
る。しかしながら、このデータがストアされるべきメモ
リは２の整数乗のエレメント長を要求するかもしれな
い。これはべきが僅か２または３ビットでメモリに与え
られ得るという望ましい特徴を有する。これはまたメモ
リの多くが無駄にされるかもしれないという望ましくな
い特徴をも有する。この無駄は図３の先頭行に示される
ように必要ではないが、一般的なものであり、図３の一
番下の行に示されるように、５０％に接近し得る。（す
べての無駄を表わすパーセント数字は理解を明瞭にする
ために整数パーセントに切り捨てられたものである）。
乗ではない所望されたエレメント長として入力され得
る。しかしながら、このデータがストアされるべきメモ
リは２の整数乗のエレメント長を要求するかもしれな
い。これはべきが僅か２または３ビットでメモリに与え
られ得るという望ましい特徴を有する。これはまたメモ
リの多くが無駄にされるかもしれないという望ましくな
い特徴をも有する。この無駄は図３の先頭行に示される
ように必要ではないが、一般的なものであり、図３の一
番下の行に示されるように、５０％に接近し得る。（す
べての無駄を表わすパーセント数字は理解を明瞭にする
ために整数パーセントに切り捨てられたものである）。
【００１６】図４はどのようにしてこの問題が少なくと
も部分的に軽減され得るかを示す。図４は乗算テーブル
であるが、先頭行には奇数しか示されず、左の列には２
の整数乗しか示されていない。線５０は区分け線であ
り、左の列から所望される数を選択するために２ビット
しか必要とされないように引かれたものである。
も部分的に軽減され得るかを示す。図４は乗算テーブル
であるが、先頭行には奇数しか示されず、左の列には２
の整数乗しか示されていない。線５０は区分け線であ
り、左の列から所望される数を選択するために２ビット
しか必要とされないように引かれたものである。
【００１７】図５は図４を書き直したものであり（区分
け線５０に屈曲部を入れ）、人がある頁を読むときのよ
うに上から下へ、左から右へ、読んだときに数字が大き
くなっていくように図４を書き直したものである。
け線５０に屈曲部を入れ）、人がある頁を読むときのよ
うに上から下へ、左から右へ、読んだときに数字が大き
くなっていくように図４を書き直したものである。
【００１８】図６は図３に相当するものであり、要求さ
れたエレメント長として図５の数字が利用可能な場合、
つまりメモリが２の整数乗であるエレメント長に制限さ
れない場合に得られる無駄の低減を示す。この無駄の低
減はエレメント長を指定するのに必要とされるビットの
数を増やすことなく達成される。図３では、左の列は５
つの要素を有し、所望される要素を指定するのに３ビッ
ト必要とする。図４および図５では、奇数を指定するた
めには１ビットしか必要とされず、２のべきを指定する
ためには２ビットしか必要とされない。
れたエレメント長として図５の数字が利用可能な場合、
つまりメモリが２の整数乗であるエレメント長に制限さ
れない場合に得られる無駄の低減を示す。この無駄の低
減はエレメント長を指定するのに必要とされるビットの
数を増やすことなく達成される。図３では、左の列は５
つの要素を有し、所望される要素を指定するのに３ビッ
ト必要とする。図４および図５では、奇数を指定するた
めには１ビットしか必要とされず、２のべきを指定する
ためには２ビットしか必要とされない。
【００１９】図７および図８は図４および図５に相当す
るものであるが、３×３の乗算テーブルを示す。図８で
は２つの屈曲部が区分け線５２に現われているが、これ
は重要ではない。重要なのは奇数を指定するために必要
とされるビットの数が２倍になっているのに、利用可能
なエレメント長の数は８分の１しか増えていないことで
ある。
るものであるが、３×３の乗算テーブルを示す。図８で
は２つの屈曲部が区分け線５２に現われているが、これ
は重要ではない。重要なのは奇数を指定するために必要
とされるビットの数が２倍になっているのに、利用可能
なエレメント長の数は８分の１しか増えていないことで
ある。
【００２０】図９は区分け線５４で図７を４×４のテー
ブルに拡大したものである。図１０は図９を書き直した
ものであり、必要に応じて列の順序を変え、区分け線５
４に逆の屈曲部を入れている。図８におけるように、区
分け線の形は重要ではない。重要なのは奇数を指定する
ために１つのビットを追加した代償として、利用可能な
エレメント長の数が２倍になったことである。図１１は
メモリの無駄が応じて大幅に減ったことを示す。
ブルに拡大したものである。図１０は図９を書き直した
ものであり、必要に応じて列の順序を変え、区分け線５
４に逆の屈曲部を入れている。図８におけるように、区
分け線の形は重要ではない。重要なのは奇数を指定する
ために１つのビットを追加した代償として、利用可能な
エレメント長の数が２倍になったことである。図１１は
メモリの無駄が応じて大幅に減ったことを示す。
【００２１】図１２はどのようにして奇数がコード化さ
れ得るかを示す。所望される奇数は第３の列に現われ、
それをコード化するインデックスＸは第２の列に現われ
ている。インデックスＸのための２進コードは第１の列
に現われ、奇数のための２進コードは第４の列に現われ
ている。
れ得るかを示す。所望される奇数は第３の列に現われ、
それをコード化するインデックスＸは第２の列に現われ
ている。インデックスＸのための２進コードは第１の列
に現われ、奇数のための２進コードは第４の列に現われ
ている。
【００２２】図１３ではシフトインデックスＳＨが２進
でコード化され、対応する２のべきもまた示される。
でコード化され、対応する２のべきもまた示される。
【００２３】図１４は図１２および図１３に示される方
法の機構をブロック図で示す。インデックスＸ５６は第
１のバレルシフタ５８に送られ、このバレルシフタはイ
ンデックスＸ５６を１つ左にシフトし最下位ビットが１
となるように結線されている。第２のバレルシフタ６０
がＳＨコード６２とともに第１のバレルシフタ５８の出
力を受取り、その出力を左にＳＨビットだけバレルシフ
トし、それによってエレメント長６４を発生する。
法の機構をブロック図で示す。インデックスＸ５６は第
１のバレルシフタ５８に送られ、このバレルシフタはイ
ンデックスＸ５６を１つ左にシフトし最下位ビットが１
となるように結線されている。第２のバレルシフタ６０
がＳＨコード６２とともに第１のバレルシフタ５８の出
力を受取り、その出力を左にＳＨビットだけバレルシフ
トし、それによってエレメント長６４を発生する。
【００２４】図１に戻って、エレメント長６４を指定す
るために必要とされる４つのビットは選択されたコンテ
キストレジスタ１６内に含まれる。アドレス発生器２０
は図１４の装置を含む。パラメータ線２４上でＣＰＵ１
０からアドレス発生器２０に与えられるパラメータは、
コンテキストレジスタ１６に含まれるオフセットを選択
する。アドレス発生器２０はこのオフセットにエレメン
ト長を掛け、メモリ２８のアドレス当りのビットの数で
割り、その量だけアドレスを増分し、さらにこのアドレ
スをメモリ２８に与える。
るために必要とされる４つのビットは選択されたコンテ
キストレジスタ１６内に含まれる。アドレス発生器２０
は図１４の装置を含む。パラメータ線２４上でＣＰＵ１
０からアドレス発生器２０に与えられるパラメータは、
コンテキストレジスタ１６に含まれるオフセットを選択
する。アドレス発生器２０はこのオフセットにエレメン
ト長を掛け、メモリ２８のアドレス当りのビットの数で
割り、その量だけアドレスを増分し、さらにこのアドレ
スをメモリ２８に与える。
【００２５】エレメント長がアドレス長より短ければ、
データ型変換器２２は不必要なビットを取除き、所望さ
れるビットをＣＰＵ１０に与える。もしエレメントがア
ドレス境界を越えれば、またはアドレス長より長けれ
ば、データ型変換器は必要な数の連続するアドレスで発
見されたデータを連結し、不必要なビットを取除き、再
び所望されるビットをＣＰＵに与える。
データ型変換器２２は不必要なビットを取除き、所望さ
れるビットをＣＰＵ１０に与える。もしエレメントがア
ドレス境界を越えれば、またはアドレス長より長けれ
ば、データ型変換器は必要な数の連続するアドレスで発
見されたデータを連結し、不必要なビットを取除き、再
び所望されるビットをＣＰＵに与える。
【００２６】エレメント方式のアドレシングはオブジェ
クト指向プログラミング技術のサブセットであることが
このようにわかる。エレメント方式のアドレシングによ
りアセンブリ言語プログラマは処理するべき基本エレメ
ント（これが名前の由来である）としてデータのアレイ
にアクセスすることができる。アセンブリ言語プログラ
マは、データがメモリに特定のある長さを有するものと
してアクセスし、それからそのデータを操作してエレメ
ントとする必要はない。これにより何ら性能的なペナル
ティを課すことなく認識に関する負荷を低減する。実
際、性能はかえって高められるのである。すなわち無加
工のメモリデータをエレメントに変換するために必要な
操作をオンザフライで実行可能である。
クト指向プログラミング技術のサブセットであることが
このようにわかる。エレメント方式のアドレシングによ
りアセンブリ言語プログラマは処理するべき基本エレメ
ント（これが名前の由来である）としてデータのアレイ
にアクセスすることができる。アセンブリ言語プログラ
マは、データがメモリに特定のある長さを有するものと
してアクセスし、それからそのデータを操作してエレメ
ントとする必要はない。これにより何ら性能的なペナル
ティを課すことなく認識に関する負荷を低減する。実
際、性能はかえって高められるのである。すなわち無加
工のメモリデータをエレメントに変換するために必要な
操作をオンザフライで実行可能である。
【００２７】これらの利点にはさらに利点が伴う。デー
タはメモリに効率的にストアされ得る。コードは再使用
可能である。つまり、同じ命令またはルーチンが異なる
長さのデータを処理できる。エレメント方式アドレシン
グはＣＰＵアーキテクチャに組込まれ得る。エレメント
方式アドレシングは効率的にコード化される。これは完
全な浮動小数点ハードウェアで要求されるものよりも少
ないシフトおよび加算を使用する浮動小数点アドレシン
グスキームである。エレメント方式アドレシングハード
ウェアを与えるコストは、メモリ要求が低くなることに
よって生じるコスト削減とバランスがとれなくてはなら
ない。しかしながら、メモリが豊富で安価な場合でさ
え、エレメント方式のアドレシングの他の利点によりそ
れを使用することになるかもしれない。
タはメモリに効率的にストアされ得る。コードは再使用
可能である。つまり、同じ命令またはルーチンが異なる
長さのデータを処理できる。エレメント方式アドレシン
グはＣＰＵアーキテクチャに組込まれ得る。エレメント
方式アドレシングは効率的にコード化される。これは完
全な浮動小数点ハードウェアで要求されるものよりも少
ないシフトおよび加算を使用する浮動小数点アドレシン
グスキームである。エレメント方式アドレシングハード
ウェアを与えるコストは、メモリ要求が低くなることに
よって生じるコスト削減とバランスがとれなくてはなら
ない。しかしながら、メモリが豊富で安価な場合でさ
え、エレメント方式のアドレシングの他の利点によりそ
れを使用することになるかもしれない。
【００２８】エレメント方式アドレシングの他の利点
は、比較的大きなメモリが比較的少数のビットを有する
アドレスを使用して完全にアクセスできるということで
ある。たとえばギガバイトサイズのメモリは、もしその
メモリ内のすべてのバイトが別個にアクセスされるとす
れば３０ビットのアドレシングを必要とする。データが
ギガバイト領域のメモリから読出される、またはそれに
書込まれる場合には、データはキロバイトまたはそれよ
り大きいサイズさえ有するエレメントで読出しまたは書
込みが行なわれさえすればよい。
は、比較的大きなメモリが比較的少数のビットを有する
アドレスを使用して完全にアクセスできるということで
ある。たとえばギガバイトサイズのメモリは、もしその
メモリ内のすべてのバイトが別個にアクセスされるとす
れば３０ビットのアドレシングを必要とする。データが
ギガバイト領域のメモリから読出される、またはそれに
書込まれる場合には、データはキロバイトまたはそれよ
り大きいサイズさえ有するエレメントで読出しまたは書
込みが行なわれさえすればよい。
【００２９】この事実により設計上次のような狙いを持
つことができる。メモリはギガバイトのメモリと見られ
る代わりに、より好便にメガエレメントメモリとして見
られる。このように、各バイトをアドレシングする代わ
りに、各データエレメントをアドレスするだけの方が都
合がよい。このメモリのすべてのエレメントがキロバイ
トのサイズであれば、２０ビットのアドレシング（メガ
バイトサイズのメモリに典型的である）で十分である。
もしエレメントの多くがキロバイトより小さいサイズを
有するなら、２０ビットより多少多いアドレシング（し
かし３０ビットよりは実質的に少ない）が必要とされ
る。一方、キロバイト以下のエレメントのアドレスサイ
ズ効果より、キロバイト以上のサイズを有するエレメン
トの効果の方がずっと大きい。これによりアドレスで必
要とされるビットの数は一定のままか、または少なくな
ることさえある。最大サイズが最小サイズよりかなり大
きい場合でさえ、非常に多くのサイズのエレメントが単
一のメモリ内に収容され得ることはこの発明の重要な特
徴である。メモリが大きくなればなるほど、エレメント
方式アドレシングの利点は大きくなる。
つことができる。メモリはギガバイトのメモリと見られ
る代わりに、より好便にメガエレメントメモリとして見
られる。このように、各バイトをアドレシングする代わ
りに、各データエレメントをアドレスするだけの方が都
合がよい。このメモリのすべてのエレメントがキロバイ
トのサイズであれば、２０ビットのアドレシング（メガ
バイトサイズのメモリに典型的である）で十分である。
もしエレメントの多くがキロバイトより小さいサイズを
有するなら、２０ビットより多少多いアドレシング（し
かし３０ビットよりは実質的に少ない）が必要とされ
る。一方、キロバイト以下のエレメントのアドレスサイ
ズ効果より、キロバイト以上のサイズを有するエレメン
トの効果の方がずっと大きい。これによりアドレスで必
要とされるビットの数は一定のままか、または少なくな
ることさえある。最大サイズが最小サイズよりかなり大
きい場合でさえ、非常に多くのサイズのエレメントが単
一のメモリ内に収容され得ることはこの発明の重要な特
徴である。メモリが大きくなればなるほど、エレメント
方式アドレシングの利点は大きくなる。
【００３０】［未使用グループアドレシング］出願人は
未使用グループアドレシングとして都合よく説明され得
るデータ構造を開発した。未使用グループアドレシング
を使用してどんなメモリでも構造化され得るが、未使用
グループ構造化メモリはコンテキストとともに使用され
た場合非常に有効である。
未使用グループアドレシングとして都合よく説明され得
るデータ構造を開発した。未使用グループアドレシング
を使用してどんなメモリでも構造化され得るが、未使用
グループ構造化メモリはコンテキストとともに使用され
た場合非常に有効である。
【００３１】同一の長さを有するすべてのデータエレメ
ントを連続してまとめると好都合である。この場合その
グループ内の最下位データエレメントの最下位ビットの
物理アドレスがベースアドレスとなり、そこからグルー
プの各データエレメントの物理アドレスが決定され得
る。
ントを連続してまとめると好都合である。この場合その
グループ内の最下位データエレメントの最下位ビットの
物理アドレスがベースアドレスとなり、そこからグルー
プの各データエレメントの物理アドレスが決定され得
る。
【００３２】しかしながら、ベース相対アドレシングは
各グループのベースアドレスのためにコンテキストレジ
スタ内にスペースを確保することを要求し、さらに物理
アドレスを得るために、発生されたアドレスをベースア
ドレスに加算する余分のステップを必要とする。このオ
ーバヘッドは未使用グループアドレシングによって排除
され得る。
各グループのベースアドレスのためにコンテキストレジ
スタ内にスペースを確保することを要求し、さらに物理
アドレスを得るために、発生されたアドレスをベースア
ドレスに加算する余分のステップを必要とする。このオ
ーバヘッドは未使用グループアドレシングによって排除
され得る。
【００３３】２つのグループしかないと仮定する。図１
５に示されるように、グループ１はＡ個のエレメントを
有し、各々の長さはＬであり、グループ２はＢ個のエレ
メントを有し、各々の長さはＭである。先頭のＡ×Ｌビ
ットはグループ１のため未使用である。もしこれがたま
たまＭの整数倍であれば、それでよい。もし整数倍でな
ければ、第１のＩ×Ｍのエレメントをグループ１のため
に未使用とする。そこではＩは整数であり、Ｉ×ＭはＡ
×Ｌより大きくそれに最も近いＭの整数倍である。
５に示されるように、グループ１はＡ個のエレメントを
有し、各々の長さはＬであり、グループ２はＢ個のエレ
メントを有し、各々の長さはＭである。先頭のＡ×Ｌビ
ットはグループ１のため未使用である。もしこれがたま
たまＭの整数倍であれば、それでよい。もし整数倍でな
ければ、第１のＩ×Ｍのエレメントをグループ１のため
に未使用とする。そこではＩは整数であり、Ｉ×ＭはＡ
×Ｌより大きくそれに最も近いＭの整数倍である。
【００３４】グループ２のデータエレメントにインデッ
クスを付ける際には、第１のＩのエレメント、つまり０
からＩ−１のインデックスを有するエレメントを使用し
てはいけない。これらのインデックスはグループ１のた
めに未使用のままにしておく。代わりに、Ｉから始め
て、ＩからＩ＋Ｂ−１までのインデックスを使用する。
これにより最も大きなインデックスを指定するために必
要とされるビットの数は増えるかもしれないが、この増
大は一般に最少限のものであり、全く発生しないかもし
れない。さらに、この僅かな欠点はオフセットアドレシ
ングによって課せられる欠点より通常小さなものであ
る。
クスを付ける際には、第１のＩのエレメント、つまり０
からＩ−１のインデックスを有するエレメントを使用し
てはいけない。これらのインデックスはグループ１のた
めに未使用のままにしておく。代わりに、Ｉから始め
て、ＩからＩ＋Ｂ−１までのインデックスを使用する。
これにより最も大きなインデックスを指定するために必
要とされるビットの数は増えるかもしれないが、この増
大は一般に最少限のものであり、全く発生しないかもし
れない。さらに、この僅かな欠点はオフセットアドレシ
ングによって課せられる欠点より通常小さなものであ
る。
【００３５】図１６に示されるように、Ｃ個のエレメン
トを有する第３のグループがあり、各々の長さはＮであ
ると仮定する。第１の（Ｉ＋Ｂ）×Ｍビットはグループ
２（グループ１を含む）のために未使用のままである。
Ｊが、Ｊ×Ｎが（Ｉ＋Ｂ）×Ｍに等しいか、またはそれ
より大きくてかつそれに最も近いＮの整数倍になる整数
であるとする。グループ３のデータエレメントにインデ
ックスを付ける際に、先頭のＪ個のエレメント、つまり
０からＪ−１のインデックスを有するエレメントを使用
してはいけない。代わりにＪから始め、ＪからＪ＋Ｃ−
１までのインデックスを使用する。このプロセスは無限
に継続され得る。
トを有する第３のグループがあり、各々の長さはＮであ
ると仮定する。第１の（Ｉ＋Ｂ）×Ｍビットはグループ
２（グループ１を含む）のために未使用のままである。
Ｊが、Ｊ×Ｎが（Ｉ＋Ｂ）×Ｍに等しいか、またはそれ
より大きくてかつそれに最も近いＮの整数倍になる整数
であるとする。グループ３のデータエレメントにインデ
ックスを付ける際に、先頭のＪ個のエレメント、つまり
０からＪ−１のインデックスを有するエレメントを使用
してはいけない。代わりにＪから始め、ＪからＪ＋Ｃ−
１までのインデックスを使用する。このプロセスは無限
に継続され得る。
【００３６】この発明の特定の実施例を幾分詳細に説明
してきたが、この発明の真の精神および範囲はそれに制
限されるものではなく、前掲の特許請求の範囲によって
のみ制限される。
してきたが、この発明の真の精神および範囲はそれに制
限されるものではなく、前掲の特許請求の範囲によって
のみ制限される。
【図１】この発明を実施する装置のブロック図である。
【図２】この発明で使用されるソフトウェアコード行の
ブロック図である。
ブロック図である。
【図３】データエレメント長が２の整数乗でない場合に
どのくらいメモリが無駄にされるかを示すテーブルであ
る。
どのくらいメモリが無駄にされるかを示すテーブルであ
る。
【図４】図３に示される問題に対する解を示す２×２の
乗算テーブルを示す図である。
乗算テーブルを示す図である。
【図５】テーブルの要素を昇順にして図４を書き直した
図である。
図である。
【図６】図４および図５の使用によって生じる無駄の低
減を示す図である。
減を示す図である。
【図７】図４に相当する図であるが、３×３のテーブル
を使用する図である。
を使用する図である。
【図８】図５に相当する図であるが、３×３のテーブル
を使用する図である。
を使用する図である。
【図９】図４に相当する図であるが、４×４のテーブル
を使用する図である。
を使用する図である。
【図１０】図５に相当する図であるが、４×４のテーブ
ルを使用する図である。
ルを使用する図である。
【図１１】図６に相当する図であるが、４×４のテーブ
ルを使用する図である。
ルを使用する図である。
【図１２】図９の先頭行を符号化するためのテーブルを
示す図である。
示す図である。
【図１３】図９の左の列を符号化するためのテーブルを
示す図である。
示す図である。
【図１４】図９、図１２および図１３に示される方法の
機械化のブロック図である。
機械化のブロック図である。
【図１５】未使用グループアドレシングによる各グルー
プの先頭のデータエレメントのインデックスを付ける方
法を示す模式図である。
プの先頭のデータエレメントのインデックスを付ける方
法を示す模式図である。
【図１６】未使用グループアドレシングによる各グルー
プの先頭のデータエレメントのインデックスを付ける方
法を示す模式図である。
プの先頭のデータエレメントのインデックスを付ける方
法を示す模式図である。
１０ ＣＰＵ １２ 命令メモリ １４ ＩＤバス １６ コンテキストレジスタ １８ コンテキストバス ２０ アドレス発生器 ２２ データ型変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス・イー・ギャリー アメリカ合衆国、92714 カリフォルニ ア州、アーバイン、フレンズ・コート、 17531 (72)発明者 ジョーン・イアール アメリカ合衆国、92680 カリフォルニ ア州、トゥースティン、ウィリアムズ・ ストリート、15512・ピィ (56)参考文献 特開 平１−169537（ＪＰ，Ａ) 特開 平４−320534（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/34 G06F 12/04
Claims (4)
- 【請求項１】 （ａ） 中央処理装置（ＣＰＵ）と、 （ｂ） 前記ＣＰＵに接続された複数個のコンテキスト
レジスタとを含む信号プロセッサであって、前記コンテ
キストレジスタは、要求される各オペランドに対して、
いつでも、一度には正確に１つのコンテキストレジスタ
が前記ＣＰＵによって選択されるように接続されてお
り、さらに、 （ｃ） メモリと、 （ｄ） 前記ＣＰＵによって与えられたパラメータに応
答してアドレスを発生し、それを前記メモリに与えるた
めの、前記選択されたコンテキストレジスタの内容によ
って設定されるアドレス発生器とを含み、前記アドレス
は前記パラメータおよび前記選択されたコンテキストレ
ジスタの内容の両方に依存し、さらに、 （ｅ） 前記選択されたコンテキストレジスタに接続さ
れるデータ型変換器を含み、前記変換器は前記選択され
たコンテキストレジスタの内容により設定され、データ
をＣＰＵフォーマットとメモリフォーマットとの間で変
換し、前記変換器はデータをＣＰＵへおよびＣＰＵから
ＣＰＵフォーマットでのみ与えるように前記ＣＰＵに接
続され、さらにデータをメモリへおよびメモリからメモ
リフォーマットでのみ与えるように前記メモリに接続さ
れる、信号プロセッサ。 - 【請求項２】 （ａ） 中央処理装置（ＣＰＵ）と、 （ｂ） 前記ＣＰＵに接続された複数個のコンテキスト
レジスタとを含む信号プロセッサであって、前記コンテ
キストレジスタは、要求される各オペランドに対して、
いつでも、一度には正確に１つのコンテキストレジスタ
が前記ＣＰＵによって選択されるように接続されてお
り、さらに、 （ｃ） メモリと、 （ｄ） 前記ＣＰＵによって与えられたパラメータに応
答してアドレスを発生し、それを前記メモリに与えるた
めの、前記選択されたコンテキストレジスタの内容によ
って設定されるアドレス発生器とを含み、前記アドレス
は前記パラメータおよび前記選択されたコンテキストレ
ジスタの内容の両方に依存し、前記アドレス発生器は （１） 第１のフィールドおよび第２のフィールドを有
するコンテキストを受取るための手段を含み、前記第１
のフィールドは選択された奇数を示し、前記第２のフィ
ールドは選択された２のべきを示し、さらに （２） 前記奇数と前記２のべきとの積を生じるための
手段を含み、前記信号プロセッサはさらに、 （ｅ） 前記選択されたコンテキストレジスタに接続さ
れるデータ型変換器を含み、前記変換器は前記選択され
たコンテキストレジスタの内容により設定され、データ
をＣＰＵフォーマットとメモリフォーマットとの間で変
換し、前記変換器はデータをＣＰＵへおよびＣＰＵから
ＣＰＵフォーマットでのみ与えるように前記ＣＰＵに接
続され、さらにデータをメモリへおよびメモリからメモ
リフォーマットでのみ与えるように前記メモリに接続さ
れる、信号プロセッサ。 - 【請求項３】 前記奇数と前記２のべきとの積を生じる
ための前記手段は （ａ） 前記奇数のためのインデックスを１ビット左に
バレルシフトするように構成され、かつ最下位ビットを
１に結線するための手段を含み、それによって前記奇数
を発生する第１のバレルシフタと、さらに （ｂ） ２のべきのためのインデックスによって示され
るのと同じ数のビットだけ前記奇数を左にバレルシフト
するように構成される第２のバレルシフタとを含む、請
求項２に記載の信号プロセッサ。 - 【請求項４】 （ａ） 中央処理装置（ＣＰＵ）と、 （ｂ） 前記ＣＰＵに接続された複数個のコンテキスト
レジスタとを含む信号プロセッサであって、前記コンテ
キストレジスタは、要求される各オペランドに対して、
いつでも、一度には正確に１つのコンテキストレジスタ
が前記ＣＰＵによって選択されるように接続されてお
り、さらに、 （ｃ） メモリと、 （ｄ） 前記ＣＰＵによって与えられたパラメータに応
答してアドレスを発生し、それを前記メモリに与えるた
めの、前記選択されたコンテキストレジスタの内容によ
って設定されるアドレス発生器とを含み、前記アドレス
は前記パラメータおよび前記選択されたコンテキストレ
ジスタの内容の両方に依存し、前記アドレス発生器は前
記選択されたコンテキストレジスタの内容によって設定
され、データエレメントアドレスを発生し、それをメモ
リに与え、このデータエレメントアドレスは、アドレス
されたデータエレメントの長さより短い長さを有するす
べてのデータエレメントが、アドレスされたデータエレ
メントの長さに等しい長さを有するデータエレメントに
よって使用されるうち最も小さいインデックスよりも小
さいインデックスによって決定されるメモリ場所にある
ことを可能にするように選択され、さらに、 （ｅ） 前記選択されたコンテキストレジスタに接続さ
れるデータ型変換器を含み、前記変換器は前記選択され
たコンテキストレジスタの内容により設定され、データ
をＣＰＵフォーマットとメモリフォーマットとの間で変
換し、前記変換器はデータをＣＰＵへおよびＣＰＵから
ＣＰＵフォーマットでのみ与えるように前記ＣＰＵに接
続され、さらにデータをメモリへおよびメモリからメモ
リフォーマットでのみ与えるように前記メモリに接続さ
れる、信号プロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/095,550 US5479626A (en) | 1993-07-26 | 1993-07-26 | Signal processor contexts with elemental and reserved group addressing |
| US095550 | 1993-07-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778080A JPH0778080A (ja) | 1995-03-20 |
| JP3106060B2 true JP3106060B2 (ja) | 2000-11-06 |
Family
ID=22252529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06155835A Expired - Fee Related JP3106060B2 (ja) | 1993-07-26 | 1994-07-07 | 信号プロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5479626A (ja) |
| JP (1) | JP3106060B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659750A (en) * | 1995-05-15 | 1997-08-19 | Nvidia Corporation | Apparatus for context switching of input/output devices in responses to commands from unprivileged application programs |
| US6189090B1 (en) * | 1997-09-17 | 2001-02-13 | Sony Corporation | Digital signal processor with variable width instructions |
| US6112261A (en) * | 1998-05-04 | 2000-08-29 | Hewlett-Packard Company | Data transferring system reading and temporarily storing a record until a length of the record is different from a defined record length parameter value |
| US6580150B1 (en) | 2000-11-13 | 2003-06-17 | Vram Technologies, Llc | Vertical junction field effect semiconductor diodes |
| US6537921B2 (en) | 2001-05-23 | 2003-03-25 | Vram Technologies, Llc | Vertical metal oxide silicon field effect semiconductor diodes |
| US6958275B2 (en) * | 2003-03-11 | 2005-10-25 | Integrated Discrete Devices, Llc | MOSFET power transistors and methods |
| JP4446373B2 (ja) * | 2003-03-19 | 2010-04-07 | パナソニック株式会社 | プロセッサ、データ共有装置 |
| US7899190B2 (en) | 2004-04-16 | 2011-03-01 | Research In Motion Limited | Security countermeasures for power analysis attacks |
| US7848514B2 (en) | 2004-05-24 | 2010-12-07 | Research In Motion Limited | Table masking for resistance to power analysis attacks |
| DE602005002632T2 (de) * | 2005-05-10 | 2008-01-31 | Research In Motion Ltd., Waterloo | Schlüsselmaskierung für kryptographische Prozesse mittels einer Kombination von Zufallsmaskenwerten |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4021655A (en) * | 1976-03-30 | 1977-05-03 | International Business Machines Corporation | Oversized data detection hardware for data processors which store data at variable length destinations |
| JPH07120278B2 (ja) * | 1988-07-04 | 1995-12-20 | 三菱電機株式会社 | データ処理装置 |
| JPH0810428B2 (ja) * | 1988-12-26 | 1996-01-31 | 三菱電機株式会社 | データ処理装置 |
| US5062041A (en) * | 1988-12-29 | 1991-10-29 | Wang Laboratories, Inc. | Processor/coprocessor interface apparatus including microinstruction clock synchronization |
| US5148528A (en) * | 1989-02-03 | 1992-09-15 | Digital Equipment Corporation | Method and apparatus for simultaneously decoding three operands in a variable length instruction when one of the operands is also of variable length |
| JP2504847B2 (ja) * | 1989-10-27 | 1996-06-05 | 甲府日本電気株式会社 | １０進デ―タのチェック回路 |
| US5276891A (en) * | 1990-01-11 | 1994-01-04 | Bull Hn Information Systems Inc. | Alignment of sign, data, edit byte operand results for storage in memory |
| FR2666916A1 (fr) * | 1990-09-19 | 1992-03-20 | Alcatel Radiotelephone | Vanne regulatrice de debit. |
-
1993
- 1993-07-26 US US08/095,550 patent/US5479626A/en not_active Expired - Lifetime
-
1994
- 1994-07-07 JP JP06155835A patent/JP3106060B2/ja not_active Expired - Fee Related
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| US5479626A (en) | 1995-12-26 |
| JPH0778080A (ja) | 1995-03-20 |
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