JP3199604B2 - プロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】組み込み用途等に用いられるプロ
セッサに関する。

【０００２】

【従来の技術】近年、組み込み用途向けのプロセッサを
用いて、多種多様なニーズに応えるようにした情報機器
が盛んに開発されている。このような情報機器では、プ
ロセッサ、ＲＯＭ、ＲＡＭを１チップ化することもあ
り、ハードウェア、ソフトウェアの両面において処理の
高速化やコストの低減の徹底が求められる。特にハード
ウェア面でROM容量を低減するには、ソフトウェア面で
プログラムサイズをできるだけ小さくしなければなら
ず、これを実現するために様々な技術が開発されてい
る。プログラムサイズの縮小のための技術の１つに、メ
モリの読み書きの効率化がある。メモリの読み書きの効
率化技術を図１４（ａ）（ｂ）の具体例を参照しながら
説明する。図１４は、メモリの読み書きを行うためのプ
ログラム例である。

【０００３】図１４（ａ）及び図１４（ｂ）のプログラ
ム例は、何れも『メモリの保持値を読み出し、その保持
値を用いて演算を行い、その結果を元のメモリに格納す
る』といった単純なメモリの読み書きを表している。図
１４（ａ）における命令ａ１は絶対アドレス（abs16）
でアドレスが指定されたメモリの保持値をレジスタＤ０
に読み出す読出命令であり、命令ａ２はレジスタＤ０と
レジスタＤ１との加算を行い、その結果をレジスタＤ０
に格納する加算命令である。命令ａ３はレジスタＤ０の
保持値を絶対アドレスで指定されたアドレスに格納する
格納命令である。これらの命令の基本語長は８ビット長
としている。また絶対アドレスを１６ビット長としてい
る。そのため、図１４（ａ）のプログラム例の総コード
サイズは７バイトになっている。即ち、メモリの読み書
きに７バイトのコードサイズが費やされることがわか
る。

【０００４】この図１４（ａ）のプログラム例では、１
６ビット長の絶対アドレスによってメモリアクセスを行
っていた。この２回の絶対アドレスでのメモリアクセス
をアドレスレジスタを用いて実現したのが図１４（ｂ）
のプログラム例による読み書きである。図１４（ｂ）の
プログラム例が図１４（ａ）のプログラム例と異なるの
は、第１に図１４（ｂ）のプログラム例では、事前にア
ドレスレジスタに絶対アドレスを転送している点である
（命令ｂ１）。また、第２に図１４（ｂ）のプログラム
例がアドレスレジスタを用いてアドレスを指定すること
でメモリからレジスタＤ０への転送を行う点である（命
令ｂ２）。第３にアドレスレジスタを用いてアドレスを
指定することで計算結果をメモリに格納している点であ
る（命令ｂ３）。

【０００５】この図１４（ｂ）のプログラム例による読
み書きでは、アドレスレジスタへの転送といった転送命
令が必要になるものの、絶対アドレスを含む命令が１つ
になっているため（命令ｂ１）、総バイト数が６バイト
になり、図１４（ａ）のプログラム例より１バイト減少
していることがわかる。このようにメモリの読み書きの
コードサイズを小さくできれば、組み込み用途のソフト
ウェアにおいては、相当量のコードサイズを圧縮するこ
とができる。何故なら、組み込み用途のハードウェアで
は多数のＩ／Ｏポートがメモリにマッピングされている
ため、メモリの読み書きを効率的に行えれば、Ｉ／Ｏポ
ートの書き換えがより効率的になるからである。

【０００６】

【発明が解決しようとする課題】しかしながら上記図１
４（ｂ）に示した従来技術によれば、コードサイズを圧
縮するためにアドレスレジスタが占有されてしまうとい
った問題点があった。特にアドレスレジスタが少ないプ
ロセッサにおいては、常に上記図１４（ｂ）の手法を利
用できるとは限らない。また、組み込み用途においては
メモリの読み書きが頻繁であるので、上記図１４（ｂ）
でメモリの読み書きを行えば、アドレスレジスタを他の
用途に利用できなくなる。

【０００７】本発明は上記問題点に鑑み、アドレスレジ
スタを占有することなく、コードサイズの縮小を図るこ
とができるプロセッサを提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に請求項１のプロセッサは、メモリに接続され、メモリ
アクセス先のアドレスを保持するオペランドアドレスバ
ッファと、命令を取り出す取り出し手段と、取り出され
た命令中、メモリアクセスを内容とする命令を検出する
命令検出手段と、検出された命令がオペランドアドレス
バッファに保持されているアドレスをアクセス先として
指定しているか否かを判定する判定手段と、指定されて
いると判定された場合、その命令がメモリへのデータの
書き込み命令及びメモリからのデータの読み出し命令の
いずれであるかに拘わらず、保持内容をメモリに出力す
るようオペランドアドレスバッファを制御する第１の制
御手段と、指定されていないと判定された場合、その命
令がメモリへのデータの書き込み命令及びメモリからの
データの読み出し命令のいずれであるかに拘わらず、そ
の命令のオペランドアドレスをオペランドアドレスバッ
ファに格納して、そのアドレスをメモリに出力するよう
オペランドアドレスバッファを制御する第２の制御手段
とを備えることを特徴としている。

【０００９】また、請求項２のプロセッサにおいて前記
プロセッサは、割込み処理の発生及び終了を検出する割
込検出手段と、割込み処理の発生が検出されると、オペ
ランドアドレスバッファの保持値をスタックに退避する
退避手段と、割込み処理の終了が検出されると、スタッ
クからオペランドアドレスバッファに保持値を復帰する
復帰手段とを備えることを特徴としている。

【００１０】また、請求項３のプロセッサにおいてメモ
リに接続され、直前からｎ回前までのメモリアクセスに
おけるｎ＋１個のメモリアクセス先のアドレスを保持す
るｎ＋１段のオペランドアドレスバッファを有するバッ
ファアレイと、命令を取り出す取出手段と、取り出され
た命令中、メモリアクセスを内容とする命令を検出する
命令検出手段と、検出された命令がバッファアレイ中の
何れかのオペランドアドレスバッファを指定する情報を
含んでいるか否かを判定する判定手段と、情報を含んで
いると判定された場合、その命令がメモリへのデータの
書き込み命令及びメモリからのデータの読み出し命令の
いずれであるかに拘わらず、その情報で指定されたオペ
ランドアドレスバッファの保持内容をメモリに出力する
よう、バッファアレイを制御する第１の制御手段と、情
報を含んでいないと判定された場合、その命令がメモリ
へのデータの書き込み命令及びメモリからのデータの読
み出し命令のいずれであるかに拘わらず、その命令のオ
ペランドアドレスを何れかのオペランドアドレスバッフ
ァに格納して、そのオペランドアドレスをメモリに出力
するよう、バッファアレイを制御する第２の制御手段
と、を備えることを特徴としている。

【００１１】また、請求項４のプロセッサにおいて第２
の制御手段は、命令検出手段によってメモリアクセスを
内容とする命令が検出される度に、バッファアレイ内の
各オペランドアドレスバッファの保持値を順次次段に出
力するよう制御する第１の制御部と、保持値の出力後、
取り出し手段によって取り出された命令のオペランドア
ドレスを最前段のオペランドアドレスバッファに格納す
るよう制御する第２の制御部と、格納されたアドレスを
メモリに出力するようバッファアレイを制御する第３の
制御部とを備えることを特徴としている。

【００１２】また、請求項５のプロセッサにおいて前記
プロセッサは、割込み処理の発生及び終了を検出する割
込検出手段と、割込み処理の発生が検出されると、ｎ＋
１段のオペランドアドレスバッファの保持値をスタック
に退避する退避手段と、割込み処理の終了が検出される
と、スタックからｎ＋１段のオペランドアドレスバッフ
ァに保持値を復帰する復帰手段とを備えることを特徴と
している。

【００１３】

【作用】請求項１のプロセッサによれば、オペランドア
ドレスバッファは、メモリに接続され、メモリアクセス
先のアドレスを保持している。メモリとは、ＲＯＭ、Ｒ
ＡＭといった記憶デバイスを意味するが、記憶デバイス
の他にもタイマ、シリアルポート等の各種Ｉ／Ｏデバイ
スは一般的にメモリアドレスが割り付けられるからメモ
リに含まれる（メモリマップドＩ／Ｏ）。そのため、オ
ペランドアドレスバッファはタイマ、シリアルポート等
の各種Ｉ／Ｏデバイスを接続し、メモリアクセス先とし
てこれらの各種Ｉ／Ｏデバイスのアドレスを保持してい
ることになる。

【００１４】取り出し手段によって命令が取り出され、
取り出された命令中、メモリアクセスを内容とする命令
が命令検出手段によって検出される。ここでメモリアク
セスを内容とする命令とは、具体的には、読み出し命
令、格納命令、メモリの保持値を対象とした加算、減
算、シフト演算をいう。また、読み出し命令（ＬＤ（Lo
ad）命令）とは、メモリの保持値を読み出してレジスタ
に格納する命令をいい、更に格納命令（ＳＴ（STore）
命令）とは、レジスタに保持されている値をメモリに格
納する命令をいう。

【００１５】このようにメモリアクセスを内容とする命
令が検出されると、検出された命令がオペランドアドレ
スバッファに保持されているアドレスをアクセス先とし
て指定しているか否かが判定手段によって判定される。
指定されていると判定された場合、オペランドアドレス
バッファは第１の制御手段によって、その保持内容をメ
モリに出力するよう制御される。

【００１６】指定されていないと判定された場合、その
命令のオペランドアドレスが第２の制御手段によってオ
ペランドアドレスバッファに格納され、第２の制御手段
によってオペランドアドレスバッファがそのアドレスを
メモリに出力するよう制御される。このような一連の処
理によって、オペランドアドレスが一旦オペランドアド
レスバッファに格納されると、そのオペランドアドレス
バッファの保持内容を何度も再利用することができる。
換言すれば、第１及び第２の制御手段の処理によってオ
ペランドアドレスバッファに絶対アドレスを格納すると
いった処理を伴わず絶対アドレスの保持のためにアドレ
スを占有するといったこともないメモリアクセスが可能
となる。

【００１７】従って、同一のアクセス先に対して何度も
アクセスを行う場合、Ｉ／Ｏポートが多数ありこれらに
対する読み書きを頻繁に行う場合等に非常に好適なメモ
リアクセスを実現できる。また、請求項２のプロセッサ
によれば、割込検出手段によって割込み処理の発生及び
終了が検出される。割込み処理の発生が検出されると、
退避手段によってオペランドアドレスバッファの保持値
がスタックに退避される。一方、割込検出手段によって
割込み処理の終了が検出されると、復帰手段によってス
タックからオペランドアドレスバッファに保持値が復帰
される。このような処理によってたとえ割込み処理が発
生しても、請求項２のプロセッサではオペランドアドレ
スバッファの保持内容が破壊されることはない。

【００１８】また、請求項３のプロセッサによれば、メ
モリに接続され、直前からｎ回前までのメモリアクセス
におけるｎ＋１個のメモリアクセス先のアドレスがｎ＋
１段のオペランドアドレスバッファに保持されている。
取出手段によって命令が取り出されると、取り出された
命令中、メモリアクセスを内容とする命令が命令検出手
段によって検出される。メモリアクセスを内容とする命
令が検出されると、検出された命令がバッファアレイ中
の何れかのオペランドアドレスバッファを指定する情報
を含んでいるか否かが判定手段によって判定される。

【００１９】判定手段によって情報を含んでいると判定
された場合、バッファアレイは第１の制御手段によって
その情報で指定されたオペランドアドレスバッファの保
持内容をメモリに出力するよう制御される。一方、判定
手段によって情報を含んでいないと判定された場合、第
２の制御手段によってその命令のオペランドアドレスが
何れかのオペランドアドレスバッファに格納され、その
オペランドアドレスをメモリに出力するよう、バッファ
アレイが制御される。

【００２０】また、請求項４のプロセッサによれば、第
２の制御手段は、命令検出手段によってメモリアクセス
を内容とする命令が検出される度に、バッファアレイ内
の各オペランドアドレスバッファの保持値が順次次段に
出力するよう第１の制御部によって制御される。

【００２１】保持値の出力後、取り出し手段によって取
り出された命令のオペランドアドレスを最前段のオペラ
ンドアドレスバッファに格納するよう第２の制御部によ
って制御される。このように格納されたアドレスをメモ
リに出力するよう第３の制御部によってバッファアレイ
が制御される。また、請求項５のプロセッサによれば、
前記プロセッサは、割込み処理の発生及び終了が割込検
出手段によって検出される。割込み処理の発生が検出さ
れると、ｎ＋１段のオペランドアドレスバッファの保持
値が退避手段によってスタックに退避される。

【００２２】割込み処理の終了が検出されると、復帰手
段によってスタックからｎ＋１段のオペランドアドレス
バッファに保持値が復帰される。

【００２３】

【実施例】図１は、本発明の第１の実施例におけるプロ
セッサの構成を示すブロック図である。本プロセッサ
は、命令バッファ１、命令レジスタ２、ドライバ３、算
術論理演算部４、オペランドアドレスバッファ５、ロー
ドバッファ６、ストアバッファ７、ドライバ８、ドライ
バ９、命令アドレスバッファ１０、命令フェッチバッフ
ァ１１、デコーダ１２、マイクロ命令レジスタ１３、ス
テータスレジスタ１４、プリフェッチカウンタ１５、イ
ンクリメンタ１６、デコードプログラムカウンタ１７、
実行プログラムカウンタ１８、レジスタ群１９、プログ
ラムステータスワード２０、割込み受付部２１、セレク
タ２３、セレクタ２４、セレクタ２５、内部バス３０、
内部バス３１、内部バス３２、アドレスバス３３、デー
タバス３４、ＲＯＭ３５、ＲＡＭ３６、周辺回路３７、
パス４１、パス４２、及びパス４３、及びパス４４で構
成される。

【００２４】同図において、ＲＯＭ３５、ＲＡＭ３６
は、それぞれ命令、データを記憶する。また周辺回路３
７は、例えばタイマ、シリアルポート等の各種Ｉ／Ｏデ
バイスである。それぞれのＩ／Ｏデバイスはメモリアド
レスが割り付けられている（いわゆるメモリマップドＩ
／Ｏ）。命令バッファ１（図中では、IB１と略記してい
る。以降この略称を用いる。）は、命令の実行に先だっ
て先行的にＲＯＭ３５から取り出された命令が蓄えられ
る。

【００２５】命令レジスタ２（図中では、IR２と略記し
ている。以降この略称を用いる。）は、デコーダ１２に
よるデコード対象の命令を保持する。ドライバ３は、IB
１の内容をB2BUS３２へ出力する３ステートドライバで
ある。この出力は、IB１に絶対アドレスやオペランドデ
ータが蓄積している場合にマイクロ命令レジスタ１３に
よる制御によって行われる。

【００２６】算術論理演算部４はデコーダ１２の制御に
より、データ演算やアドレス計算を行う。アドレス計算
については、例えば、命令のオペランドでディスプレー
スメント付き間接アドレスが指定されている場合、算術
論理演算部４はレジスタ群１９内のアドレスレジスタに
保持されている値とIB１に保持されているディスプレー
スメント（disp）とからメモリアクセス先のアドレスを
計算し、オペランドアドレスバッファ５に出力する。ま
た、命令のオペランドで絶対アドレスが指定されている
場合、算術論理演算部４は、IB１から入力される絶対ア
ドレスをそのままオペランドアドレスバッファ５に出力
する。

【００２７】オペランドアドレスバッファ５（図中で
は、OAB５と略記している。以降この略称を用いる。）
は、メモリアクセス先のアドレスを保持する１６ビット
幅のバッファである。ここでいうメモリアクセスは、周
辺回路３７がメモリマップドＩ／ＯであることからＲＡ
Ｍ３６、ＲＯＭ３５へのアクセスだけでなく周辺回路３
７へのＩ／Ｏアクセスを含む。

【００２８】ロードバッファ６（図中では、LDB６と略
記している。以降この略称を用いる。）は、１６ビット
幅のバッファであり、OAB５に保持されたアドレスが示
すメモリアクセス先から読み出されたデータを保持す
る。ストアバッファ７（図中では、STB７と略記してい
る。以降この略称を用いる。）は、１６ビット幅のバッ
ファであり、OAB５に保持されたアドレスが示すメモリ
アクセス先に書き込むべきデータを保持する。

【００２９】ドライバ８は、３ステートドライバであ
り、デコーダ１２及びMIR１３の制御によって割込み処
理発生時の退避処理に際して、OAB５の保持内容をABUS
３０に伝達する。ドライバ９は、３ステートドライバで
あり、デコーダ１２及びマイクロ命令レジスタ１３の制
御によってメモリアクセスに際してOAB５の保持値をア
ドレスバス３３に出力する。即ち、ドライバ９により、
OAB５の保持値がメモリアドレスとしてＲＯＭ３５、Ｒ
ＡＭ３６及び周辺回路３７に与えられる。

【００３０】命令アドレスバッファ１０（図中では、IA
B１０と略記している。以降この略称を用いる。）はフ
ェッチ先の１６ビット長のアドレスを保持する。命令フ
ェッチバッファ１１（図中では、IFB１１と略記してい
る。以降この略称を用いる。）は、ＲＯＭ３５から取り
出された１６ビット長の命令を保持するデコーダ１２
は、IR２の命令及びステータスレジスタ１４の内容を解
読して、その命令を実現するマイクロ命令を出力する。

【００３１】マイクロ命令レジスタ１３（図中では、MI
R１３と略記している。以降この略称を用いる。）は、
デコーダ１２からのマイクロ命令に従って命令を実現す
る制御を行う。ステータスレジスタ１４（図中では、SR
１４と略記している。以降この略称を用いる。）は、命
令の解読に必要な各種のステータスフラグを保持する。

【００３２】プリフェッチカウンタ１５（図中では、PF
C１５と略記している。以降この略称を用いる。）、イ
ンクリメンタ１６（図中では、INC１６と略記してい
る。）からなる回路は、デコーダ１２の制御により、フ
ェッチすべき命令のアドレスを順に生成するいわゆるプ
ログラムカウンタを構成する。デコードプログラムカウ
ンタ１７（図中では、DECPC１７と略記している。以降
この略称を用いる。）は、命令解読ステージにある命令
のアドレスを保持する。

【００３３】実行プログラムカウンタ１８（図中では、
EXPC１８と略記している。以降この略称を用いる。）
は、命令実行ステージにある命令のアドレスを保持す
る。レジスタ群１９は、複数のレジスタからなる。本実
施例では、四本のデータレジスタ（Ｄ０〜Ｄ３）と、四
本のアドレスレジスタ（Ａ０〜Ａ３）と、スタックポイ
ンタとを有し、本実施例ではそれぞれ１６ビット長であ
るものとする。

【００３４】プログラムステータスワード２０（図中で
は、PSW２０と略記している。以降この略称を用い
る。）は、プロセッサ内部状態を示す各種フラグを保持
する。割込み受付部２１は、割込み信号（IPT０〜６）
を受け付けて、割込み信号のレベルに応じた割込みレベ
ル信号を出力する。割込み信号（IPT０〜６）とは、外
部の各種Ｉ／Ｏ装置からの割込み要求を通知する７種類
の信号である。また割込みレベル信号とは、IRQ０からI
RQ６の順に高い優先度をもち、デコーダ１２に対してレ
ベルに対応する割込み処理を要求する信号である。また
割込み受付部２１はノンマスカブル割込み信号を受け付
けた場合、デコーダ１２にそのまま出力する。ノンマス
カブル割込み（以下、NMI割込み）は、上記割込み信号
（IPT０〜６）よりも優先順位が高く、マスクできない
（いつでも受け付けられる）割込みである。

【００３５】セレクタ２３は、内部バス３０、内部バス
３２、算術論理演算部４の何れかからのデータを選択的
に算術論理演算部４の一方の入力側に出力するセレクタ
２４は、内部バス３１と内部バス３２の何れかからのデ
ータを選択的に算術論理演算部４の他方の入力側に出力
する内部バス３０（図中では、ABUS３０と略記してい
る。以降この略称を用いる。）、内部バス３１（図中で
は、B1BUS３１と略記している。以降この略称を用い
る。）、内部バス３２（図中では、B2BUS３２と略記し
ている。以降この略称を用いる。）は、プロセッサの内
部バスである。

【００３６】｛OAB５、LDB６、STB７、IAB１０、IFB１
１についての対比説明｝次にOAB５、LDB６、STB７、IAB
１０、IFB１１の各バッファのそれぞれの役割について
説明する。図２は、OAB５、LDB６、STB７、IAB１０、IF
B１１の役割を説明するための説明図である。本図にお
いてOAB５の保持値は、矢印ｊ１に示すようにＲＡＭ３
６側のメモリアクセス先のアドレスになっている。また
LDB６の保持値は、矢印ｊ３に示すように当該メモリア
クセス先のアドレスから読み出されたデータになってい
る。更にSTB７の保持値は、矢印ｊ２に示すようにメモ
リアクセス先のアドレスに書き込むべきデータになって
いる。

【００３７】一方IAB１０の保持値は矢印ｊ４に示すよ
うにＲＯＭ３５側のフェッチ先のアドレスであることが
わかる。またIFB１１の保持値は矢印ｊ５に示すように
当該フェッチ先のアドレスから取り出された命令になっ
ている。プログラムカウンタが更新されてゆくと、IAB
１０の保持値は図の破線の四角形ｊ６、ｊ７で示すよう
に、順次更新されてゆくことがわかる。IAB１０の保持
値の更新はプログラムカウンタの更新の度に行われる
が、これに対してOAB５の保持値の更新は図の破線の四
角形ｊ８、ｊ９で示すように、アドレス演算の実行時あ
るいは絶対アドレスの指定の度に行われる。換言すれ
ば、OAB５の保持値はアドレス計算あるいは絶対アドレ
ス指定が無い限り更新されることはない。

【００３８】＜ＰＡアドレッシングについて＞本プロセ
ッサの命令セットでは、オペランドアドレスバッファの
保持値をメモリアクセス先に指定する命令を有してい
る。このようにメモリアクセス先にオペランドアドレス
バッファの保持値を指定するアドレッシング法をＰＡ
（PreviousAddress）アドレッシングと呼ぶ。

【００３９】図３は、ＰＡアドレッシングによる読み出
し命令、格納命令を説明するための説明図である。この
ＰＡアドレッシングでのメモリアクセス先の指定は、ニ
ーモニックレベルでは、オペランドに（ＰＡ）といった
指定を行うことで実現される。ＰＡアドレッシングを前
提にした読み出し命令、格納命令の命令フォーマットを
図３（ａ）に示す。図３（ａ）に示すように、ＰＡアド
レッシングを前提にした読み出し命令、格納命令の命令
フォーマットには、読み出し命令、格納命令等の命令の
種別を示すフィールドｄ１と、機械語コード内のＰＡア
ドレッシングを指定用のフィールドｄ２（1bit長）と、
レジスタ群１９内のデータレジスタＤ０〜Ｄ３のうち何
れかを指定するためのフィールドｄ３（2bit長）とがそ
れぞれ割り当てられている。

【００４０】本図において命令種別用のフィールドｄ１
は、命令が読み出し命令であるか、格納命令であるか、
加算、減算、剰余算、シフト演算であるかを示し、また
これらの命令が８ビットデータを用いるか、１６ビット
データを用いるか等を示す。ＰＡアドレッシングを指定
用のフィールドｄ２は、”１”でＰＡアドレッシングを
指定する旨を示し、”０”でＰＡアドレッシングを指定
しない旨を示す。

【００４１】データレジスタ指定用フィールドｄ３
は、”００”でオペランドにデータレジスタＤ０を指定
する旨を示し、”０１”でオペランドにデータレジスタ
Ｄ１を指定する旨を示す。”１０”でオペランドにデー
タレジスタＤ２を指定する旨を示し、”１１”でオペラ
ンドにデータレジスタＤ３を指定する旨を示す。次にＰ
Ａアドレッシングによる読み出し命令、格納命令につい
て説明を行う。図３（ｂ）は、ＰＡアドレッシングによ
る読み出し命令を説明するための説明図である。また図
３（ｃ）は、ＰＡアドレッシングによる格納命令を説明
するための説明図である。

【００４２】図３（ｂ）における『LD (PA),Dn』は、Ｐ
Ａアドレッシングによる読み出し命令である。ここで読
み出し命令（ＬＤ（Load）命令）とは、メモリの保持値
を読み出してレジスタに格納する命令をいい、またＰＡ
アドレッシングによる読み出し命令ではその読み出し先
をオペランドアドレスバッファに保持されているアドレ
スにしている。

【００４３】図３（ｂ）の一例ではオペランドアドレス
バッファに００４３番地が保持されているので、読み出
し命令のオペランドで（ＰＡ）を指定することで実線の
矢印に示すように、メモリの００４３番地が読み出し先
になり、この００４３番地の格納値が破線の矢印に示す
ようにデータレジスタＤｎに読み出されている。図３
（ｃ）における『ST Dn,(PA)』は、ＰＡアドレッシング
による格納命令である。ここで格納命令（ＳＴ（STor
e）命令）とは、レジスタに保持されている値をメモリ
に格納する命令をいい、ＰＡアドレッシングによる格納
命令ではこのメモリの格納先をオペランドアドレスバッ
ファに保持されているアドレスにしている。

【００４４】図３（ｃ）の一例ではオペランドアドレス
バッファに００４３番地が保持されているので、格納命
令のオペランドで（ＰＡ）を指定することで、実線の矢
印に示すように、メモリの００４３番地が格納先にな
り、データレジスタＤｎの保持値が破線の矢印に示すよ
うに００４３番地に書き込まれている。ＰＡアドレッシ
ングを用いたメモリの読み書きのプログラム例を図４
（ａ）に示す。図４は、ＰＡアドレッシングを用いて記
述されたプログラムと、従来通りの記述で作成されたプ
ログラムとを比較するための説明図である。尚本図のプ
ログラム例は、図１４（ａ）（ｂ）に示したプログラム
例と同様、何れも『メモリの保持値を読み出し、その保
持値を用いて演算を行い、その結果を元のメモリに格納
する』といった単純なメモリの読み書きを表している。

【００４５】本図において図４（ａ）は、ＰＡアドレッ
シングでメモリの読み書きを行うプログラム例であり、
図４（ｂ）は、２回の絶対アドレス指定でメモリの読み
書きを行うプログラム例である。また図４（ｃ）は、ア
ドレスレジスタを用いてメモリの読み書きを行うプログ
ラム例である。本図の図４（ｂ）のプログラム例は図１
４（ａ）における従来例のプログラム例と同一であり、
本図の図４（ｃ）のプログラム例は図１４（ｂ）におけ
る従来例のプログラム例と同一である。

【００４６】図４（ａ）のプログラムは、絶対アドレス
の指定によってメモリからレジスタへの読み出しを行っ
ている点は従来例で示した図４（ｂ）と同じであるが
（命令ａ１、ａ２）、図４（ｂ）がレジスタの値の格納
を絶対アドレスによるアドレス指定で行っているのに対
し（命令ａ３）、図４（ａ）では、ＰＡアドレッシング
によるメモリアクセス先の指定で格納を行っている（命
令ａ４）。そのため、図４（ａ）の破線の四角形ａ５で
示しているように、ＰＡアドレッシングによるコーディ
ングでは、絶対アドレスによるアドレス指定が不必要で
あることがわかる。

【００４７】また、図４（ａ）のプログラム例を、図４
（ｃ）のプログラム例と比較すれば、図４（ｃ）では、
アドレスレジスタに絶対アドレスを転送するといった命
令（命令ｂ１）、アドレスレジスタを用いた読み出し命
令（命令ｂ２）、アドレスレジスタを用いた格納命令
（命令ｂ４）を含んでいるのに対し、本図４（ａ）のプ
ログラム例は、アドレスレジスタへの転送命令や、読み
出し命令、格納命令を含んでいないことがわかる。

【００４８】次にコードサイズについて比較する。ＰＡ
アドレッシングを用いれば、図４（ａ）に示すように読
み書きのプログラムが５バイトのコードサイズで実現で
きる。これを図４（ｂ）のプログラム例のコードサイズ
と比較すればコードサイズが２バイト減少しているのが
わかる。また図４（ｃ）のプログラム例のコードサイズ
と比較すればコードサイズが１バイト減少しているのが
わかる。従って、メモリの読み書きをＰＡアドレッシン
グで行えば多数のＲＡＭ３６、周辺回路３７のＩ／Ｏデ
バイスに対する読み書きをより小さなコードサイズで実
現できる。

【００４９】＜動作例＞上記のように構成されたプロセ
ッサの動作を以下の〜の命令からなるプログラムを
対象として説明する。尚、このプログラムうち、〜
の命令は上記図４（ａ）のプログラム例が含む命令と同
一内容である。・・・ 『LD (d8,An),Dn』・・・ 『LD (abs16),Dn』・・・ 『ADD Dm,Dn』・・・ 『ST Dn,(PA)』 ｛『LD (d8,An),Dn』の実行及びOAB５の保持内容の遷移
｝図５及び図６は図１に示した各構成の動作を説明す
るためのタイミングチャートである。本図において、時
間ｔ１以前に命令『LD (An),Dn』が既に実行されている
とする。そのため時間ｔ１におけるOAB５の保持内容は
『LD (An),Dn』のソース側オペランドのアドレス、即ち
アドレスレジスタの保持値である『An』になっている。
この時間ｔ１においてIB１からIR２へと『LD (d8,An),D
n』のオペコードが転送され、このオペコードがデコー
ダ１２によって解読される。このように解読されること
で、時間ｔ２でMIR１３はアドレス計算『adr.calc』の
制御を行う。このとき、MIR１３はレジスタ群１９内の
アドレスレジスタの保持値『An』をABUS３０に出力する
（矢印ｙ１）。またドライバ３を駆動し、IB１に保持さ
れているディスプレースメント（disp8）をB2BUS３２に
出力する（矢印ｙ２）。これらの時間ｔ２での処理によ
って時間ｔ３では、ABUS３０にアドレスレジスタの保持
値『An』が表れ、B2BUS３２に8ヒ゛ット長のディスプレース
メント(disp8)が表われる。また、時間ｔ３で、MIR１３
はセレクタ２３、セレクタ２４を切り換えて、算術論理
演算部４にアドレスレジスタの保持値と、8ヒ゛ット長のデ
ィスプレースメント(disp)とのａｄｄ演算を行わせる。

【００５０】時間ｔ４では、MIR１３が転送制御『loa
d』を行い、算術論理演算部４の演算結果『An+disp8』
が、算術論理演算部４からOAB５へと転送される（矢印
ｙ３）。時間ｔ１から時間ｔ４までの間は破線の矢印で
表されるように、OAB５には、以前のメモリアクセス先
のアドレスである『An』が保持されていたが、時間ｔ５
での格納によってOAB５の保持内容は『An+disp8』に更
新される。

【００５１】時間ｔ６では、MIR１３はドライバ９を駆
動し、OAB５の保持値『An＋disp8』をアドレスバス３３
に出力して、それと共にＲＡＭ３６の読み出しを許可す
る（矢印ｙ６）。これによってアドレスAn＋disp8の保
持値がＲＡＭ３６からデータバス３４を介してLDB６に
読み出される。LDB６に読み出された保持値は、セレク
タ２５を経由してレジスタ群１９内のデータレジスタDn
に格納される（矢印ｙ７）。

【００５２】｛『LD (abs16),Dn』の実行及びOAB５の保
持内容の遷移｝時間ｔ５では、IB１からIR２へと『LD
(abs16),Dn』のオペコードの転送が行われる。このオ
ペコードがデコーダ１２によって解読され、時間ｔ６に
おいてMIR１３はアドレス計算『adr.calc』の制御を行
う。MIR１３はドライバ３を駆動し、IB１に保持されて
いる16ヒ゛ット長の絶対アドレスabs16をB2BUS３２に出力す
る（矢印ｙ４）。この出力によってB2BUS３２は、絶対
アドレス『abs16』が表れている状態になる。B2BUS３２
上に表れた絶対アドレス『abs16』は、算術論理演算部
４を通過（through）してOAB５に転送される（矢印ｙ
５）。

【００５３】時間ｔ５から時間ｔ８までの間は、破線の
矢印で表されるように、OAB５の保持内容は、『LD (d8,
An),Dn』のメモリアクセス先のアドレスである『An＋di
sp8』であったが、時間ｔ９での格納によってOAB５の保
持内容は、『abs16』に更新される。時間ｔ９では、MIR
１３はドライバ９を駆動し、OAB５の保持値『abs16』を
アドレスバス３３に出力して、それと共にＲＡＭ３６の
読み出しを許可する（矢印ｙ８）。これによってアドレ
スabs16の保持値がＲＡＭ３６からデータバス３４を介
してLDB６に読み出され、セレクタ２５を経由してレジ
スタ群１９内のデータレジスタDnに転送される（矢印ｙ
９）。

【００５４】｛命令『ADD Dm,Dn』の実行及びOAB５の保
持内容の遷移｝時間ｔ９においてOAB５への格納が行
われている一方で、IB１からIR２へと『ADD Dm,Dn』の
オペコードの転送が行われる。デコーダ１２によって
『ADD Dm,Dn』のオペコードが解読される。このデコー
ダ１２はこのオペコードを解読し、MIR１３にレジスタ
群１９内のデータレジスタDnの保持値をABUS３０及びB2
BUS３２に出力させる。この出力によってABUS３０及びB
2BUS３２にはレジスタ群１９内のデータレジスタの保持
値が表われ、これらを被演算子とする演算が算術論理演
算部４によって行われる。演算結果は、ABUS３０に出力
され、ABUS３０からレジスタ群１９内のデータレジスタ
Dnへと転送される（図６の矢印ｙ１０、ｙ１１）。

【００５５】尚、時間ｔ９から時間ｔ１１にかけての
『ADD Dm,Dn』の実行では、メモリアクセスが行われな
かったので、OAB５は、『LD (abs16),Dn』でのメモリア
クセス先のアドレス『abs16』を格納したままになって
いる。 ｛命令『ST Dn,(PA)』の実行及びOAB５の保持内容の遷
移｝時間ｔ１１において、IB１からIR２へと『ST Dn,
(PA)』のオペコードの転送が行われる。続いてIR２から
デコーダ１２への転送が行われ、『ST Dn,(PA)』のオペ
コードがデコーダ１２によって解読される。『ST Dn,(P
A)』は前記ＰＡアドレッシングの指定ビットが”１”に
なっている。デコーダ１２はこれを検出し、ＰＡアドレ
ッシングでレジスタDnの保持値をメモリに格納するよう
MIR１３を制御する。

【００５６】時間ｔ１３において、MIR１３はレジスタ
群１９内のデータレジスタDnの保持値をABUS３０に出力
させる。ABUS３０に出力されたデータレジスタDnの保持
値はSTB７に格納される。それと共にMIR１３はアドレス
計算制御を行うことなくドライバ９を駆動し、OAB５の
保持値abs16をアドレスバス３３に出力する（矢印ｙ１
２）。続いてMIR１３はＲＡＭ３６の書き込みを許可す
る。これらの１連の処理でSTB７の保持値が、OAB５に保
持されているアドレス、即ちアドレスabs16に対して書
き込まれる。

【００５７】以上の説明により、ＰＡアドレッシング
（Previous Address）の語義通り、直前のメモリアク
セス先のアドレスが再利用されていることがわかる。 ＜割込み処理＞以上の動作例においては、OAB５の保持
内容が破壊されないことを前提にしていたがOAB５の保
持値は、割込み処理によって破壊される恐れがある。こ
のように割込み発生による保持値破壊に鑑みて、本実施
例では図７に示すように、OAB５の保持値の退避路を形
成している。

【００５８】図７は、図１のOAB５周辺を拡大図示して
いる。図の破線で示すように、パス４１と、パス４２
と、パス４３と、ABUS３０と、パス４４とは、OAB５の
保持値のメモリへの退避路を形成している。ここでドラ
イバ８を駆動すれば、この退避路に従って、OAB５の保
持値を図中の破線で示すメモリのスタック領域に退避で
きる。

【００５９】このように設けられた退避路でデコーダ１
２及びMIR１３がOAB５の保持値の退避を行う様子を図８
を参照しながら説明する。図８（ａ）は割込み処理前で
のスタックの内容を示す図であり、図８（ｂ）は割込み
処理時でのスタックの内容を示す図である。 ｛NMI割込み発生時の処理｝NMI割込みが割込み受付部２
１に入力された場合、デコーダ１２は、MIR１３にレジ
スタ群１９内のスタックポインタの内容の更新を行わせ
る（SP−6→SP）。更新後、デコーダ１２は、MIR１３に
ドライバ８を駆動させて、OAB５の退避路を確保させ
る。そしてこの退避路でOAB５の保持値を転送し、当該
保持値をスタックポインタで指示されたスタックに蓄積
する（OAB５→(SP+4)）。OAB５の保持値が退避されたの
で、続いてEXPC１８の内容をスタックへ退避し（EXPC→
(SP+2)）、続いてPSW２０の内容をスタックを退避する
（PSW→(SP)） 以上の３段階の退避を終えると、スタックの格納状態
は、図８の（ａ）から（ｂ）へと遷移する。

【００６０】以上で割込みのための退避を終えたので、
NMI割込みの開始アドレスをIAB１０及びPFC１５に格納
する。次に復帰処理について説明する。復帰処理とは、
スタックに格納された保持値を元に戻す処理であり、以
下の手順からなる。スタックの１段目の格納値をPSW２
０に転送し（(SP)→PSW）、続いてスタックの２段目の
格納値をプログラムカウンタ１１０に転送する（(SP+2)
→EXPC）。続いて、ドライバ９を駆動させて、OAB５の
退避路を確保させて、ABUS３０、算術論理演算部４を経
由してスタックの３段目の格納値をOAB５に転送する
（(SP+4)→OAB５）。

【００６１】｛IRQn割込み発生時の処理｝IRQn割込み発
生時の処理が、NMI割込み発生時の処理と異なるのは、I
RQn割込みではPSW２０内のIMSKフィールドを受け付けた
割込みレベルに書き換える点、IRQnのレベルｎに応じ
て飛び先アドレスを求める点である。尚、割込み処理
への移行及び復帰は、NMI割込みの場合と同様であるの
で、説明は省略する。

【００６２】以上のように本実施例のプロセッサによれ
ば、ＰＡアドレッシングでメモリアクセスを行うことで
絶対アドレス指定を行わず、またアドレスレジスタを利
用しなくてもメモリの読み書きを行うことができる。更
に、組み込み用途においてメモリマッピングされたＩ／
Ｏポートが多数ありこれらの読み書きを頻繁に行う場合
にも、これらの読み書きでアドレスレジスタが占有され
ないので、アドレスレジスタの利用効率が向上する。

【００６３】（第２実施例）第２実施例では、オペラン
ドアドレスバッファを多段にしている。プロセッサにお
いて、この多段のオペランドアドレスバッファを有する
ブロックはOABアレイという。OABアレイの構成を図９に
示す。図９は、第２実施例に係るOABアレイの構成を示
す図である。図９に示すように、OABアレイは、OAB５０
と、OAB５１と、OAB５２と、OAB５３と、５入力セレク
タ６０とから構成される。また本図において、OAB５０
はOAB５と同一構成であり、その出力先にOAB５０と同一
のバッファ（図中のOAB５１〜OAB５４）が４段接続され
て前回、１回前、２回前、３回前、４回前のメモリアク
セス先のアドレスを保持するようになっている。

【００６４】また５入力セレクタ６０は、後述するOABS
EL信号６３の入力に基づいて、OAB５０〜OAB５４の保持
値を選択的に出力する。本図におけるOABSFT信号６１
は、OABアレイの保持内容をシフトするための制御信号
である。この制御信号の出力によってOAB５０〜OAB５４
はシフトを行い、その保持内容はOAB５１からOAB５４へ
と順々に繰り下げられてゆく。このような繰り下げが行
われると、最後段（OAB５４）の保持内容は廃棄され、O
AB５１にはOAB５０のそれまでの保持値が格納される。
尚このOABSFT信号６１は、デコーダ１２が読み出し命令
を解読した場合、また格納命令を解読した場合、MIR１
３によって出力される。従って、OABアレイ内の各OAB５
０〜OAB５４のシフト動作は、デコーダ１２によって読
み出し命令、格納命令が解読される度に行われる。

【００６５】OABW信号６２は、算術論理演算部４の出力
をOAB５０に格納するための制御信号である。上記OABSF
T信号６１の出力によってレジスタの保持値を繰り下げ
た後、このOABW信号６２がOAB５０に入力されること
で、OAB５０は算術論理演算部４から出力されたメモリ
アクセス先のアドレスを保持することになる。OABSEL信
号６３は、OAB５０〜OAB５４の何れかを指定する情報を
含み、５入力セレクタ６０の出力をその指定通りに切り
換える。

【００６６】以上のようにOAB５０、OAB５１〜OAB５４
がOABアレイを形成しているため、第２実施例では、何
れのOAB５を指定するかがオペコードで指定できるよう
になっている。以降、第２実施例におけるＰＡアドレッ
シングについて、図１０を参照しながら説明を行う。図
１０（ａ）はＰＡアドレッシングでの命令フォーマット
を示す図であり、図１０（ｂ）はＰＡアドレッシングに
よる読み出し命令のニーモニックの図である。

【００６７】第２実施例のＰＡアドレッシングのための
命令フォーマットは、図３（ａ）に示した命令の種別を
示すフィールドｄ１、機械語コード内のＰＡアドレッシ
ングを指定用のフィールドｄ２（1bit長）、データレジ
スタＤ０〜Ｄ３の指定用フィールドｄ３（2bit長）に加
えて、図１０（ａ）に示すように”０”、”１”でOAB
５０を指定するかあるいはOAB５１〜OAB５４を指定する
かを示すOAB５０の指定用フィールドｄ４（1bit長）
と、OAB５１〜OAB５４の何れかを指定するOAB５１〜OAB
５４指定用フィールドｄ５（2bit長）とが割り当てられ
ている。

【００６８】指定用フィールドｄ４は、”０”でOAB５
０を指定する旨を示し、”１”でOAB５１〜OAB５４を指
定する旨を示す。OAB５１〜OAB５４指定用フィールドｄ
５は、”００”でオペランドにOAB５１を指定する旨を
示し、”０１”でオペランドにOAB５２を指定する旨を
示す。”１０”でオペランドにOAB５３を指定する旨を
示し、”１１”でオペランドにOAB５４を指定する旨を
示す。

【００６９】またニーモニックレベルでは、図３（ａ）
に示した（ＰＡ）といったＰＡアドレッシングを行う旨
の指定の他に、図１０（ｂ）に示すように、OAB５１の
保持値をメモリアクセス先に指定するなら（ＰＡ１）、
OAB５２の保持値をメモリアクセス先に指定するなら
（ＰＡ２）、OAB５３の保持値をメモリアクセス先に指
定するなら（ＰＡ３）、OAB５４の保持値をメモリアク
セス先に指定するなら（ＰＡ４）というように、オペラ
ンドでOAB５１からOAB５４の何れかを指定できるように
なっている。

【００７０】図１１は、OABアレイ内のOAB５０〜OAB５
４の指定を上記のＰＡアドレッシングを用いて記述した
プログラム例と、そのプログラムによってOABアレイが
如何に動作するかを示す説明図である。 ｛命令『LD (adr1),D0』｝先ず『LD (adr1),D0』につ
いて説明を行う。IB１に『LD (adr1),D0』が格納されて
おり、IB１からIR２へと『LD (adr1),D0』のオペコード
が転送され、またこのオペコードはIR２からデコーダ１
２へと転送される。デコーダ１２はこの『LD(adr1),D
0』のオペコードを解読する。『LD (adr1),D0』のオペ
コードは読み出し命令なので、デコーダ１２はOABSFT信
号６１を出力するようMIR１３を制御する。OABSFT信号
６１によってOABアレイの保持内容がシフトされ、この
シフトと共にMIR１３は、『adr1』をOAB５０に出力す
る。MIR１３の制御によって命令『LD (adr1),D0』のソ
ース側オペランドの『adr1』が算術論理演算部４を通過
して、OAB５０に格納される。『adr1』が格納される
と、MIR１３はOABSEL信号６３を出力し、これによって
アドレスadr1がアドレスバス３３に出力される。続い
て、ＲＡＭ３６の読み出しを許可する。これによってア
ドレスadr1の保持値がＲＡＭ３６からデータバス３４を
介してLDB６に読み出される。LDB６に読み出された保持
値は、レジスタ群１９内のデータレジスタDnに格納され
る。

【００７１】｛命令『ST D0,(adr2)』｝次に『ST D0,
(adr2)』について説明を行う。IB１に『ST D0,(adr2)』
が格納されており、IB１からIR２へと『ST D0,(adr2)』
のオペコードが転送され、またこのオペコードはIR２か
らデコーダ１２へと転送される。デコーダ１２はこの
『STD0,(adr2)』のオペコードを解読する。『ST D0,(ad
r2)』のオペコードは格納命令なので、デコーダ１２はO
ABSFT信号６１を出力するようMIR１３を制御する。

【００７２】OABSFT信号６１によってOABアレイの保持
内容がシフトされ、図に示すように、それまでOAB５０
に保持されていたアドレスadr1がOAB５１に格納され
る。また、算術論理演算部４を通過して命令『ST D0,(a
dr2)』のディストネーション側のアドレスである『adr
2』がOAB５０に格納される。この命令のオペコードはＰ
Ａアドレッシングを行う旨を含んでいないので、OABSEL
信号６３によってOAB５０の保持値である『adr2』がア
ドレスバス３３に出力される。また『ST D0,(adr2)』は
格納命令であるので、レジスタ群１９内のデータレジス
タDnの保持値をB2BUS３２に出力し、その保持値をB2BUS
３２からSTB７に転送する。STB７にレジスタの保持値が
格納されると、MIR１３はＲＡＭ３６に制御信号を発し
てＲＡＭ３６の書き込みを許可する。これによってアド
レスadr2に、STB７の保持内容が書き込まれる。

【００７３】｛命令『LD (adr3),D0』｝IB１に『LD
(adr3),D0』が格納されており、IB１からIR２へと『LD
(adr3),D0』のオペコードが転送され、またこのオペコ
ードがIR２からデコーダ１２へと転送される。デコーダ
１２はこの『LD (adr3),D0』のオペコードを解読する。
『LD(adr3),D0』は読み出し命令なので、デコーダ１２
はOABSFT信号６１を出力するようMIR１３を制御する。

【００７４】OABSFT信号６１によってOABアレイの保持
内容がシフトされ、図に示すように、それまでOAB５１
に保持されていたアドレスadr1がOAB５２に格納され、
それまでOAB５０に保持されていたアドレスadr2がOAB５
１に格納される。また、算術論理演算部４を通過して命
令『LD (adr3),D0』のソース側のアドレスである『adr
3』がOAB５０に格納される。この命令のオペコードはＰ
Ａアドレッシングを行う旨を含んでいないので、OABSEL
信号６３によってOAB５０の保持値である『adr3』がア
ドレスバス３３に出力される。それと共にMIR１３は制
御信号を発してＲＡＭ３６の読み出しを許可する。これ
によってアドレスadr3の保持値がＲＡＭ３６からデータ
バス３４を介してLDB６に読み出される。LDB６に読み出
された保持値は、レジスタ群１９内のデータレジスタDn
に格納される。

【００７５】｛命令『ADD D0,D1』｝IB１に『ADD D
0,D1』が格納されており、IB１からIR２へと『ADD D0,
D1』のオペコードが転送され、またこのオペコードがIR
２からデコーダ１２へと転送される。デコーダ１２はこ
の『ADD D0,D1』のオペコードを解読する。『ADD D0,
D1』はadd演算なので、デコーダ１２はOABSFT信号６１
の出力を指示しない。

【００７６】デコーダ１２はレジスタD0に格納されたア
ドレスadr1の保持内容と、レジスタD1に格納されたアド
レスadr3の保持内容との演算を算術論理演算部４に行わ
せる。命令『ADD D0,D1』では、レジスタD1がディスト
ネーション側になっているから、デコーダ１２はこの演
算結果を、レジスタD1に格納する。 ｛命令『ST D1,(PA2)』｝IR２に命令『ST D1,(PA)』
のオペコードが格納され、当該オペコードがデコーダ１
２によって解読される。このオペコードは、ＰＡアドレ
ッシングを行うといった旨を含んでおり、２ビット長の
情報でOABアレイの何かのうち、OAB５２を指定してい
る。デコーダ１２はこの指定通りに、出力先をOAB５０
からOAB５２に切り換える旨のOABSEL信号６３を５入力
セレクタ６０に対して発する。また『ST D1,(PA2)』は
格納命令であるので、レジスタ群１９内のデータレジス
タD1の保持値をB2BUS３２に出力し、その保持値をB2BUS
３２からSTB７に転送する。STB７に保持値が格納される
と、MIR１３はＲＡＭ３６に制御信号を発してＲＡＭ３
６の書き込みを許可する。これによってOAB５２（図中
では、網掛けを施している。）に保持されているアドレ
スadr2に、STB７の保持内容が書き込まれる（破線の矢
印参照）。

【００７７】｛割込み発生時のOABアレイの保持値の退
避｝割込み発生時には、第１実施例と同様、OABアレイ
中のOAB５０〜５４の保持内容を全て退避する必要があ
る。この退避が如何に行われるかを図１２を参照しなが
ら以下に説明する。図１２（ａ）は、第２実施例におけ
る割込み前のスタックの格納内容を示す図であり図１２
（ｂ）は、第２実施例における割込み時のスタックの格
納内容を示す図である。

【００７８】割込み受付部２１がNMI割込みを受け付け
た場合にはデコーダ１２は、スタックポインタの内容を
更新する（SP−14→SP）。続いてデコーダ１２は、ドラ
イバ９を駆動して、OAB５０の退避路を確保する。そし
て、OAB５０を指定するOABSEL信号６３を５入力セレク
タ６０に発し、５入力セレクタ６０にOAB５０の保持値
を出力させる。OAB５０の保持値はドライバ９、ABUS３
０を経由してSTB７に格納され、STB７からスタックに蓄
積される。

【００７９】OAB５０の出力後、OAB５１を指定するOABS
FT信号６１を５入力セレクタ６０に発し、５入力セレク
タ６０にOAB５１の保持値を出力させる。OAB５１の保持
値もOAB５０と同様、ドライバ９−ABUS３０−STB７から
なる退避路を経て、スタック領域に蓄積される。OAB５
０、OAB５１と同様、OAB５２、OAB５３、OAB５４を指定
する制御信号を順次５入力セレクタ６０に向けて発し、
OAB５２、OAB５３、OAB５４の保持値をスタックに蓄積
する。

【００８０】以上のようにOABアレイの保持内容を退避
すると、EXPC１８の内容の退避（EXPC→(SP+2)）、PSW
２０の内容の退避（PSW→(SP)）、割込みの飛び先アド
レスへの移行を続けて行う。以上の一連の処理によって
スタックの格納内容は図１２（ａ）に示した状態から図
１２（ｂ）に示す状態へと移行する。尚、IRQn割込み発
生時の処理については、IRQn割込みではPSW２０内のIMS
Kフィールドを受け付けた割込みレベルに書き換える点
、IRQnのレベルｎに応じて飛び先アドレスを求める点
が異なるのみなので説明は省略する。

【００８１】また割込み処理からの復帰は処理について
は、割込み発生の場合と逆の手順を辿ればよいので説明
を省略する。以上のように本実施例によれば、過去のメ
モリアクセスの何れかを選択的に指定させることがで
き、メモリアクセスの拡張性を高めることができる。 （第２実施例の応用例）第２実施例では読み出し命令及
び格納命令の実行時にOABアレイをシフトしていた。但
し、同じ格納先に対して重複して格納を行うことは希な
ので、読み出し命令実行時のみOABアレイのシフト動作
を行うように構成した方がよい。そのための応用例を以
下に示す。図１３はこの応用例を説明するための説明図
である。

【００８２】上記の一例では、『ST D0,(adr2)』の実行
時でOABアレイのシフト動作を行ってアドレスadr1をOAB
５１に格納していたが、『ST D0,(adr2)』の解読時には
OABSEL信号６３を出力していない。即ち、『ST D0,(adr
2)』におけるOABアレイの保持内容は、OAB５０にアドレ
スadr1が入ったままの状態になっている。『ST D0,(adr
2)』の実行時には、OAB５０に『adr1』が入ったままの
状態であったため、『LD (adr3),D0』の実行時には、OA
BSFT信号６１によってOAB５アレイの保持内容がシフト
され、図に示すように、それまでOAB５０に保持されて
いたアドレスadr1がOAB５１に格納され、OAB５０にはア
ドレスadr3が格納された状態になっている。

【００８３】の命令『ADD D0,D1』を実行した後、
の命令『ST D1,(PA1)』のオペコードが格納される。こ
のオペコードには、ＰＡアドレッシングを行うといった
旨を含んでいるから、デコーダ１２は、出力先をOAB５
０からOAB５１に切り換える旨のOABSEL信号６３を５入
力セレクタ６０に対して発する。OAB５１にはアドレスa
dr1が格納されているため、アドレスadr1がアドレスバ
ス３３に出力される。MIR１３は制御信号を発してＲＡ
Ｍ３６の読み出しを許可する。これによってOAB５１で
指定されたアドレスの保持値がＲＡＭ３６からデータバ
ス３４を介してLDB６に読み出される。LDB６に読み出さ
れた保持値はレジスタ群１９内のデータレジスタDnに格
納される。

【００８４】本発明は、その要旨を逸脱しない範囲で変
更実施することができる。例えば、オペランドアドレス
バッファの保持値からの相対値が指定できるように命令
セットを設定してもよい。また、足し算、引き算、シフ
ト演算のオペランドに、オペランドアドレスバッファの
保持値を指定できるように命令セットを設定してもよ
い。

【００８５】更に第２実施例では、OAB５０〜OAB５４を
直列に接続したが、これを並列に接続して構成してもよ
い。また、第２実施例における５段という段数は一例で
あり、２段、３段〜９段、１０段というように、オペラ
ンドアドレスバッファの段数を増減させてよいことはい
うまでもない。

【００８６】

【発明の効果】以上のように請求項１のプロセッサによ
れば、オペランドアドレスバッファに保持されているア
ドレスがメモリアクセス先に指定されている場合、保持
内容をメモリに出力するようオペランドアドレスバッフ
ァを制御するので、絶対アドレス指定を行わず、またア
ドレスレジスタを利用しなくてもメモリアクセスを行う
ことができる。更に組み込み用途においてメモリマッピ
ングされたＩ／Ｏポートが多数ありこれらの読み書きを
頻繁に行う場合にも、これらの読み書きでアドレスレジ
スタが占有されないので、アドレスレジスタの利用効率
が向上する。

【００８７】また、同一Ｉ／Ｏポートを所定時間置きに
監視する場合等であって、同一Ｉ／Ｏポートの値を繰り
返して読み出す場合、あるいは、Ｉ／Ｏポートを介して
周辺機器を制御する場合等であって、同一Ｉ／Ｏポート
の値を所定時間置きに書き換える場合、上記の読み書き
の場合と同様、オペランドアドレスバッファの保持内容
をメモリアクセス先にすることでアドレスレジスタの利
用効率を向上させることができる。

【００８８】このようにアドレスレジスタの利用効率を
向上させれば、アドレスレジスタに絶対アドレスを転送
する処理や、アドレスレジスタの保持内容を退避・復元
するといった処理が低頻度になり、またアドレスレジス
タを幅広い用途に多様に用いることができるので、ソフ
トウェア面でのコードサイズを大きく低減することがで
きる。

【００８９】コードサイズの低減のみならず、請求項１
のプロセッサでは、オペランドアドレスバッファの保持
値をメモリアクセス先にする場合、その保持値をメモリ
に出力するようオペランドアドレスバッファを制御する
ので、アドレス計算を行う回数がより少なくなり、ま
た、アドレス計算を行うための論理演算部への転送処理
や計算されたアドレスをオペランドアドレスバッファに
転送する処理の回数もより少なくなるので、実行速度を
大きく向上させることができる。

【００９０】また、請求項３記載のプロセッサによれ
ば、直前からｎ回前までのメモリアクセスにおけるｎ＋
１個のメモリアクセス先のアドレスがｎ＋１段のオペラ
ンドアドレスバッファに保持されており、これらのｎ＋
１個のメモリアクセス先のアドレスを選択的に出力させ
ることができるので、直前からｎ回前までのメモリアク
セスにおけるメモリアクセス先を適宜選ぶことができ
る。また、このようにオペランドアドレスバッファに保
持されているアドレスを利用すれば、絶対アドレス指定
を行わず、またアドレスレジスタを利用しなくてもメモ
リアクセスを行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるプロセッサの構
成を示すブロック図である。

【図２】OAB５０、LDB６、STB７、IAB１０、IFB１１の
役割を説明するための説明図である。

【図３】（ａ）ＰＡアドレッシングでの命令フォーマッ
トを示す図である。 （ｂ）ＰＡアドレッシングによる読み出し命令を説明す
るための説明図である。 （ｃ）ＰＡアドレッシングによる格納命令を説明するた
めの説明図である。

【図４】（ａ）ＰＡアドレッシングを用いて記述された
プログラム例である。 （ｂ）２回の絶対アドレス指定で記述されたプログラム
例である。 （ｃ）アドレスレジスタを用いた読み出し命令、格納命
令で記述されたプログラムである。

【図５】図１に示した各構成の動作例を説明するための
タイミングチャートである。

【図６】図１に示した各構成の動作例を説明するための
タイミングチャートである。

【図７】図１のOAB５０周辺の構成を拡大図示した図で
ある。

【図８】（ａ）割込み処理発生前でのスタックの内容を
示す図である。 （ｂ）割込み処理時でのスタックの内容を示す図であ
る。

【図９】第２実施例に係るOABアレイの構成を示す図で
ある。

【図１０】（ａ）ＰＡアドレッシングでの命令フォーマ
ットを示す図である。 （ｂ）ＰＡアドレッシングによる読み出し命令のニーモ
ニックの図である。

【図１１】OABアレイ内のOAB５の指定で記述したプログ
ラム例と、そのプログラムによってOABアレイが如何に
動作するかを示す説明図である。

【図１２】（ａ）第２実施例における割込み前のスタッ
クの格納内容を示す図である。 （ｂ）第２実施例における割込み時のスタックの格納内
容を示す図である。

【図１３】第２実施例の応用例を説明するための説明図
である。

【図１４】（ａ）２回の絶対アドレス指定で記述された
プログラム例である。 （ｂ）アドレスレジスタを用いた読み出し命令、格納命
令で記述されたプログラムである。

【符号の説明】

１ 命令バッファ ２ 命令レジスタ ３ ドライバ ４ 算術論理演算部 ５ オペランドアドレスバッファ ６ ロードバッファ ７ ストアバッファ ８ ドライバ ９ ドライバ １０ 命令アドレスバッファ １１ 命令フェッチバッファ １２ 解読器 １３ マイクロ命令レジスタ １４ ステータスレジスタ １５ プリフェッチカウンタ １６ インクリメンタ １７ デコードプログラムカウンタ １８ 実行プログラムカウンタ １９ レジスタ群 ２０ プロセッサステータスワード ２１ 割込み受付部 ２３ セレクタ ２４ セレクタ ２５ セレクタ ３０ 内部バス ３１ 内部バス ３２ 内部バス ３５ ＲＯＭ ３６ ＲＡＭ

フロントページの続き (72)発明者 松本 政彦 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭63−279323（ＪＰ，Ａ) 特開 昭57−106960（ＪＰ，Ａ) 特開 平６−202866（ＪＰ，Ａ) 特開 平５−12008（ＪＰ，Ａ) 特開 平４−81929（ＪＰ，Ａ) 特開 平１−204146（ＪＰ，Ａ) 特開 昭61−188627（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/355

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】メモリに接続され、メモリアクセス先のア
   ドレスを保持するオペランドアドレスバッファと、 命令を取り出す取り出し手段と、 取り出された命令中、メモリアクセスを内容とする命令
   を検出する命令検出手段と、 検出された命令がオペランドアドレスバッファに保持さ
   れているアドレスをアクセス先として指定しているか否
   かを判定する判定手段と、 指定されていると判定された場合、その命令がメモリへ
   のデータの書き込み命令及びメモリからのデータの読み
   出し命令のいずれであるかに拘わらず、保持内容をメモ
   リに出力するようオペランドアドレスバッファを制御す
   る第１の制御手段と、 指定されていないと判定された場合、その命令がメモリ
   へのデータの書き込み命令及びメモリからのデータの読
   み出し命令のいずれであるかに拘わらず、その命令のオ
   ペランドアドレスをオペランドアドレスバッファに格納
   して、そのアドレスをメモリに出力するようオペランド
   アドレスバッファを制御する第２の制御手段とを備える
   ことを特徴とするプロセッサ。
2. 【請求項２】前記プロセッサは、 割込み処理の発生及び終了を検出する割込検出手段と、 割込み処理の発生が検出されると、オペランドアドレス
   バッファの保持値をスタックに退避する退避手段と、 割込み処理の終了が検出されると、スタックからオペラ
   ンドアドレスバッファに保持値を復帰する復帰手段とを
   備えることを特徴とする請求項１記載のプロセッサ。
3. 【請求項３】メモリに接続され、直前からｎ回前までの
   メモリアクセスにおけるｎ＋１個のメモリアクセス先の
   アドレスを保持するｎ＋１段のオペランドアドレスバッ
   ファを有するバッファアレイと、 命令を取り出す取出手段と、 取り出された命令中、メモリアクセスを内容とする命令
   を検出する命令検出手段と、 検出された命令がバッファアレイ中の何れかのオペラン
   ドアドレスバッファを指定する情報を含んでいるか否か
   を判定する判定手段と、 情報を含んでいると判定された場合、その命令がメモリ
   へのデータの書き込み命令及びメモリからのデータの読
   み出し命令のいずれであるかに拘わらず、その情報で指
   定されたオペランドアドレスバッファの保持内容をメモ
   リに出力するよう、バッファアレイを制御する第１の制
   御手段と、 情報を含んでいないと判定された場合、その命令がメモ
   リへのデータの書き込み命令及びメモリからのデータの
   読み出し命令のいずれであるかに拘わらず、その命令の
   オペランドアドレスを何れかのオペランドアドレスバッ
   ファに格納して、そのオペランドアドレスをメモリに出
   力するよう、バッファアレイを制御する第２の制御手段
   と、 を備えることを特徴とするプロセッサ。
4. 【請求項４】第２の制御手段は、 命令検出手段によってメモリアクセスを内容とする命令
   が検出される度に、バッファアレイ内の各オペランドア
   ドレスバッファの保持値を順次次段に出力するよう制御
   する第１の制御部と、 保持値の出力後、取り出し手段によって取り出された命
   令のオペランドアドレスを最前段のオペランドアドレス
   バッファに格納するよう制御する第２の制御部と、 格納されたアドレスをメモリに出力するようバッファア
   レイを制御する第３の制御部とを備えることを特徴とす
   る請求項３記載のプロセッサ。
5. 【請求項５】前記プロセッサは、 割込み処理の発生及び終了を検出する割込検出手段と、 割込み処理の発生が検出されると、ｎ＋１段のオペラン
   ドアドレスバッファの保持値をスタックに退避する退避
   手段と、 割込み処理の終了が検出されると、スタックからｎ＋１
   段のオペランドアドレスバッファに保持値を復帰する復
   帰手段とを備えることを特徴とする請求項３又は４記載
   のプロセッサ。