JPH05173778A - データ処理装置 - Google Patents

データ処理装置

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JPH05173778A
JPH05173778A JP3342629A JP34262991A JPH05173778A JP H05173778 A JPH05173778 A JP H05173778A JP 3342629 A JP3342629 A JP 3342629A JP 34262991 A JP34262991 A JP 34262991A JP H05173778 A JPH05173778 A JP H05173778A
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Abstract

(57)【要約】 【目的】 低コストを図りかつ、アドレス計算を高速に
行ない、メモリへのアクセス命令や分岐命令などの処理
性能を向上する。またプログラムサイズの圧縮を図る。 【構成】 レジスタへの書き込みサイクルにおいて使用
しないバスを利用し、アドレスレジスタ又はプログラム
カウンタの内容を転送することにより、２バス構成でか
つ演算器が１つでありながら、ロード命令やストア命令
を基本サイクルで実行する。また、汎用レジスタをアド
レス用とデータ用に機能分割しそれぞれ４本とすること
により、複数のレジスタを持つデータ処理装置でありな
がら基本的なレジスタ間演算命令およびロード・ストア
命令を１バイトの基本命令語長に割り付ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、小型でかつ高速化に適
した内部バス構成を有するデータ処理装置とプログラム
の小型化に適した命令コードを有するデータ処理装置に
関する。
【０００２】
【従来の技術】従来のデータ処理装置における内部バス
は、１サイクルでレジスタとレジスタとの間で演算する
ために２本あるいはそれ以上の本数によって構成されて
いた。２本の内部バスを用いてレジスタ間で演算する場
合には、基本サイクルを２つに分割し、前半でレジスタ
の内容をバスに出力して読み出し、後半で演算結果をレ
ジスタ書き込んでいる。また、３本のバスを用いる場合
には、１サイクルで読み出して演算し、次のサイクルで
３本目のバスを用いて演算結果をレジスタに書き込んで
いる。この場合には、基本サイクルを２つに分割する必
要がないため、２本のバスに比べて高速化できるメリッ
トがある反面ハードウエアが増加するので、低コストを
目指したデータ処理装置には、不向きであるという問題
がある。
【０００３】従来の汎用レジスタを持つデータ処理装置
において、例えば８本の汎用レジスタを持つデータ処理
装置の場合には、汎用レジスタ中の目的とするレジスタ
番号を指定するためにソース側とデスティネーション側
にそれぞれ３ビットのコードが必要となる。そのため最
低６ビットのレジスタフィールドが必要であった。従っ
て、基本的なレジスタ間の演算命令であっても１バイト
の基本命令語長では割り当てられず、２バイトの命令語
長になっていた。一方、汎用レジスタを持たないアキュ
ムレータ方式のデータ処理装置では、基本命令やその他
の演算命令を１バイトの命令コードに割り当てることが
できるが、演算に使えるレジスタがアキュムレータだけ
であるため、メモリとレジスタとのデータ転送が頻繁に
起こる。
【０００４】従って、処理速度の低下やデータ転送のた
めの命令数が増加するという問題がある。また、汎用レ
ジスタやアキュムレータを全く持たず、全てをメモリ上
で演算するデータ処理装置の場合、演算ごとにメモリ上
にあるデータのアドレスを指定するためのオペランドフ
ィールドが必要となり、命令コード語長が増加するとい
う問題がある。
【０００５】
【発明が解決しようとする課題】バスの本数を削減した
り、アクセスするメモリのアドレス計算を専用の加算器
を使わずに、演算器で行なうデータ処理装置では、低コ
スト化が図れるが、処理速度が低下するという問題点が
あった。
【０００６】多数の汎用レジスタやメモリ上で演算をす
るようにしたデータ処理装置では、基本的な加減算命令
やデータのロード・ストア命令を１バイトの短い命令コ
ードで表せなかったり、オペランドの指定に長い命令コ
ードを必要とするなど、命令コードを短くできないとい
う問題点があった。
【０００７】本発明は、上記問題点を解消するため、２
本の内部バスと１つの演算器で低コスト化を図りなが
ら、アドレス計算を高速に行ない、メモリへのアクセス
命令や分岐命令などの処理性能を向上することを目的と
している。
【０００８】さらに本発明は、８本のレジスタを持ちな
がら、基本的なレジスタ間演算命令やロード・ストア命
令を１バイトの命令コードで実現するデータ処理装置を
提供することを目的としている。
【０００９】
【課題を解決するための手段】データを保持するデータ
レジスタと、アドレスを保持するアドレスレジスタと、
プログラムの実行番地を保持するプログラムカウンタ
と、命令の実行に先立って複数の命令を保持する命令バ
ッファと、データを演算処理する演算器と、前記データ
レジスタとアドレスレジスタとに接続され、書き込み又
は読み出しデータを転送する第１のバスと、前記アドレ
スレジスタとプログラムカウンタとに接続され、読み出
しデータを転送する第２のバスと、前記データレジスタ
と命令バッファとに接続され、読み出しデータを転送す
る第３のバスと、前記演算器の演算結果を保持する第１
のレジスタと、第１のバスに接続され、データ転送する
メモリのアドレスを保持する第２のレジスタと、前記第
１のレジスタと第２のレジスタを選択してメモリアドレ
スを決定するバス制御手段とを備える。
【００１０】
【作用】２バス構造のデータ処理装置において、レジス
タ間演算命令、ロード・ストア命令を基本サイクル（１
サイクル）で実行すると共に、これらの命令を基本命令
語長（１バイト）で実現する。
【００１１】
【実施例】図１は、本発明の一実施例におけるデータ処
理装置の内部ブロックを表した図である。同図におい
て、１１はデータの保持及び演算用に用いるデータレジ
スタで、１６ビット長のレジスタ４本から構成される。
１２はアドレスの保持及び演算用に用いるアドレスレジ
スタで、データレジスタと同様に１６ビット長のレジス
タ４本から構成される。１３は実行中の命令のアドレス
を保持する１６ビット長のプログラムカウンタ。１４は
命令バッファであり、命令の実行に先だって先行的に命
令をメモリから読み出して蓄える。１５はデータを演算
する１６ビットの演算器である。１６はデータレジスタ
１１またはアドレスレジスタ１２から読み出したデータ
を転送するバスで、演算器１６が演算した結果をアドレ
スレジスタ又はデータレジスタへの転送も行なう。１７
はアドレスレジスタ１２又はプログラムカウンタ１３か
ら読み出したデータを転送するバスである。１８はデー
タレジスタ１１又は命令バッファ１４から読み出したデ
ータを転送するバスである。１９はバス１６とバス１８
とを選択し、演算器１５のデスティネーション側にデー
タを供給するセレクタである。２０はバス１６とバス１
７とを選択し、演算器１５のソース側にデータを供給す
るセレクタである。２１はテンポラリレジスタで、演算
器１５の演算結果を一次的に保持する。２２はアドレス
レジスタで、メモリをアクセスするアドレスを保持す
る。２３はテンポラリレジスタ２１とアドレスレジスタ
２２とを選択するセレクタ。２４はセレクタ２３によっ
て選択したアドレスのメモリのデータをアクセスするバ
ス制御手段である。
【００１２】第２図は、本発明の第２の実施例における
データ処理装置の内部ブロックを表した図である。レジ
スタ等は第１の実施例と同じなので省略する。２０１と
２０２はそれぞれアドレスレジスタ１２とデータレジス
タ１１とに接続されるデスティネーション側のバス。２
０３はバス２０１とバス２０２との接続又は切り離しを
制御するバススイッチ。２０４と２０５はそれぞれアド
レスレジスタ１２とデータレジスタ１１とに接続される
ソース側のバス。２０６はバス２０４とバス２０５との
接続又は切り離しを制御するバススイッチ。バススイッ
チが閉じると、両側に接続されたバスは１つのバスとし
て動作する。
【００１３】第３図および第４図は本発明の実施例にお
いて、それぞれLD @abs16,Dn命令、LD @An,Dn命令を実
施した時の動作を示すタイミング図である。同図におい
て、Ｔ１およびＴ２は内部クロックであり、Ｔ１とＴ２
とで１サイクルとなる。解読、実行はそれぞれ解読ステ
ージ、実行ステージのパイプラインの様子を示してい
る。LD @abs16,Dn命令は、絶対アドレス（abs16）で示
されるアドレスのメモリからデータをロードし、データ
レジスタDnに格納する命令である。また、LD @An,Dn命
令は、アドレスレジスタAnで示されるアドレスのメモリ
からデータをロードし、データレジスタDnに格納する命
令である。
【００１４】以下、第３図および第４図を用いて動作を
説明する。ロード命令は、通常２サイクルで実行され、
最初のサイクルでアドレスを計算し、次のサイクルでメ
モリをアクセスする。第３図は２サイクルで実行される
ロード命令の動作を示している。
【００１５】サイクル１では、命令が命令バッファ１４
から読み出されて解読される。サイクル２では、Ｔ１の
タイミングで絶対アドレスの値を命令バッファ１４から
バス１６に読み出し、Ｔ２のタイミングで演算器１５を
通してレジスタ２１へ格納するとともに、バス１６にレ
ジスタ２１のデータを出力し、アドレスレジスタ２２に
格納する。サイクル３では、アドレスレジスタ２２に格
納されたアドレスをセレクタ２３により選択し、バス制
御手段２４がデータをロードする。ロードしたデータは
Ｔ２のタイミングでバス１６に出力し、データレジスタ
に格納する。サイクル３ではロードと同時に次の命令の
解読を開始する。従って、図３に示したロード命令は、
２サイクルで実行される。
【００１６】次に、第４図により１サイクルで実行され
るロード命令の動作を説明する。サイクル１では、命令
が命令バッファ１４から読み出されて解読される。この
時、１サイクルで実行できるロード命令であることがわ
かるので、Ｔ２のタイミングで、アドレスレジスタ１２
からアドレスをバス１７に読み出し、Ｔ１のタイミング
で演算器１５を通してレジスタ２１へ格納する。サイク
ル２では、レジスタ２１に格納されているアドレスをセ
レクタ２３により選択し、バス制御手段２４がデータを
ロードする。ロードしたデータはＴ２のタイミングでバ
ス１６に出力し、データレジスタに格納する。サイクル
２ではロードと同時に次の命令の解読を開始するので、
図４に示したロード命令は、１サイクルで実行される。
図４のロード命令と同様に、LD @(d8,An),Dn命令も１サ
イクルで実行される。この命令は、アドレスレジスタAn
と８ビットの偏位を加算してえられるアドレスからデー
タをロードする命令である。動作は、第４図とほぼ同じ
であるが、サイクル１のＴ２のタイミングで、アドレス
レジスタの内容がバス１７に読み出されると同時に命令
バッファ１４から、８ビット偏位がバス１８に読み出さ
れて、演算器１５で加算されるところが異なる。
【００１７】第６図は、レジスタ間加算演算命令（ADD
Dn,Dn）とロード命令（LD @(d8,An),Dn）を繰り返し実
行している様子を示すタイミング図である。サイクル２
の加算の実行では、Ｔ１のタイミングでデータレジスタ
のソース側データとデスティネーション側データをそれ
ぞれバス１８とバス１６に読み出す。バス１８のデータ
とバス１６のデータはそれぞれセレクタ２０とセレクタ
１９によって選択され、演算器に入力される。Ｔ２のタ
イミングでは、演算結果がレジスタ２１に格納されると
ともにバス１６に出力され、データレジスタ１１に書き
込まれる。このサイクル２のＴ２のタイミングでは同時
に、ロード命令のアドレスレジスタがバス１７に読み出
され、偏位がバス１８に読み出されている。
【００１８】この例からわかるように、本発明は２本の
バス構成のデータ処理装置においては演算器の演算結果
をレジスタに書き込むときに片方のバスしか使わないこ
とに着目し、そのタイミングで空いているバスを利用し
て、ロード命令のアドレス計算に必要なデータを転送し
ている。実装するうえではバス１７とバス１８は、一直
線上に位置することができ、バス１本分のハードウエア
コストしかからないが、Ｔ２のタイミングでは２本のバ
スとして機能する。
【００１９】なお、図では示さないが、JMP @(d8,PC)命
令などの分岐命令も１サイクルのロード命令と同様に、
直前命令のレジスタへの書き込みタイミングと同時に分
岐先アドレスを計算することにより高速に実行すること
が可能である。
【００２０】第６図は、本発明のデータ処理装置の命令
のうち基本命令語長の命令コードと命令サイズ（バイ
ト）を示した図である。同図の命令コードにおいて、
「Dn」はデータレジスタの番号「An」はアドレスレジス
タの番号を示す。「*」は０か１のどちらかの値を取る
ことを示し、０の場合は左側の命令、１の場合は右側の
命令である。「CC」又は「C」は条件分岐命令の条件を
表すコードで、００、０１、１０、１１又は０、１の値
を取り、それぞれ左側から右側に順番に書かれた命令に
対応する。また、命令において、鍵カッコで囲まれた命
令は、１サイクル高速に実行する命令を示している。#i
mm8および#imm16は即値データを示し、#imm8は命令に応
じて１６ビットに拡張されて演算される。
【００２１】
【発明の効果】以上述べたように、本発明によればレジ
スタへの書き込みサイクルにおいて使用しないバスによ
り、アドレスレジスタ又はプログラムカウンタの内容を
転送する構成をとり、２バス構成でかつ演算器が１つで
ありながら、ロード命令やストア命令を基本サイクルで
実行でき、低価格で高性能なデータ処理装置が実現でき
る。また、汎用レジスタをアドレス用とデータ用に機能
分割しそれぞれ４本とすることにより、C言語などの高
級言語を効果的に実行するために必要な最低限のレジス
タセットを提供し、複数のレジスタを持つデータ処理装
置でありながら基本的なレジスタ間演算命令およびロー
ド・ストア命令を１バイトの基本命令語長に割り付ける
ことができ、大幅な命令コードの圧縮を図ることが可能
となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のデータ処理装置の内部
ブロック図である。
【図２】本発明の第２の実施例のデータ処理装置の内部
ブロック図である。
【図３】本発明の実施例のデータ処理装置において２サ
イクルで実行するロード命令の動作を示すタイミング図
である。
【図４】本発明の実施例のデータ処理装置において１サ
イクルで実行するロード命令の動作を示すタイミング図
である。
【図５】本発明の実施例のデータ処理装置においてレジ
スタ間演算命令と１サイクルで実行するロード命令とを
繰り返し実行する時の動作を示すタイミング図である。
【図６】本発明の実施例のデータ処理装置の命令コード
割り当て図である。
【符号の説明】
１１ データレジスタ １２ アドレスレジスタ １３ プログラムカウンタ １４ 命令バッファ １５ 演算器 １６ 第１のバス １７ 第２のバス １８ 第３のバス

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 データを保持するデータレジスタと、 アドレスを保持するアドレスレジスタと、 プログラムの実行番地を保持するプログラムカウンタ
    と、 命令の実行に先立って複数の命令を保持する命令バッフ
    ァと、 データを演算処理する演算器と、 前記データレジスタとアドレスレジスタとに接続され、
    書き込み又は読み出しデータを転送する第１のバスと、 前記アドレスレジスタとプログラムカウンタとに接続さ
    れ、読み出しデータを転送する第２のバスと、 前記データレジスタと命令バッファとに接続され、読み
    出しデータを転送する第３のバスとを備え、 前記第２のバスと第３のバスを選択して演算のソースデ
    ータとし、前記第１と前記第３のバスを選択してデステ
    ィネーションデータとして前記演算器により演算するこ
    とを特徴とするデータ処理装置。
  2. 【請求項２】 演算器の演算結果を保持する第１のレジ
    スタと、 第１のバスに接続され、データ転送するメモリのアドレ
    スを保持する第２のレジスタと、 前記第１のレジスタと第２のレジスタを選択してメモリ
    アドレスを決定するバス制御手段とを備えたことを特徴
    とする請求項１記載のデータ処理装置。
  3. 【請求項３】 データレジスタおよびアドレスレジスタ
    をそれぞれ４本とし、データレジスタ間の演算命令とメ
    モリからのデータ読み出し命令およびメモリへのデータ
    書き込み命令を基本命令語長に割り当てたことを特徴と
    する請求項１記載のデータ処理装置。
JP3342629A 1991-12-25 1991-12-25 データ処理装置 Expired - Lifetime JP2861560B2 (ja)

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US08/419,957 US5649229A (en) 1991-12-25 1995-04-10 Pipeline data processor with arithmetic/logic unit capable of performing different kinds of calculations in a pipeline stage

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US5649229A (en) 1997-07-15

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