JP2001100991A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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Abstract
(57)【要約】
【課題】 プログラムメモリの容量を削減したDSPを提
供することを目的とする。 【解決手段】 外部バス１から書き込まれるプログラム
を格納するためのプログラムメモリ３と、プログラムメ
モリ３から命令コードを読み出すためのプログラムカウ
ンタ２と、命令コードを解釈し、制御信号９、演算器６
に入力されるデータＸ、Ｙをデータメモリ５から読み出
すためのデータメモリ読み出しアドレス、及びデータメ
モリ５に演算結果を格納する時期を示す演算結果格納タ
イミング信号を生成する命令デコーダ４と、演算結果格
納タイミング信号を一時的に記憶する遅延レジスタ群８
と、外部バス１から書き込まれるデータを格納するデー
タメモリ５と、命令コードの演算命令に対応して、デー
タメモリ５が出力するデータの積和演算を行う演算器６
と、遅延レジスタ群８から出力される演算結果格納タイ
ミング信号に従って、データメモリ格納アドレスを生成
するアドレス生成部７とを備えたDSPとした。
供することを目的とする。 【解決手段】 外部バス１から書き込まれるプログラム
を格納するためのプログラムメモリ３と、プログラムメ
モリ３から命令コードを読み出すためのプログラムカウ
ンタ２と、命令コードを解釈し、制御信号９、演算器６
に入力されるデータＸ、Ｙをデータメモリ５から読み出
すためのデータメモリ読み出しアドレス、及びデータメ
モリ５に演算結果を格納する時期を示す演算結果格納タ
イミング信号を生成する命令デコーダ４と、演算結果格
納タイミング信号を一時的に記憶する遅延レジスタ群８
と、外部バス１から書き込まれるデータを格納するデー
タメモリ５と、命令コードの演算命令に対応して、デー
タメモリ５が出力するデータの積和演算を行う演算器６
と、遅延レジスタ群８から出力される演算結果格納タイ
ミング信号に従って、データメモリ格納アドレスを生成
するアドレス生成部７とを備えたDSPとした。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル信号処理
装置に関し、特に、システム制御において、高速な演算
処理が可能なディジタル信号処理装置（DSP：Digital
Signal Processor）の回路規模の削減が必要な分野に
関するものである。
装置に関し、特に、システム制御において、高速な演算
処理が可能なディジタル信号処理装置（DSP：Digital
Signal Processor）の回路規模の削減が必要な分野に
関するものである。
【０００２】
【従来の技術】サーボ制御などのシステム制御分野にお
いては、制御対象の実際の出力と期待される出力との間
の誤差を常に最小にするような努力がなされる。近年、
誤差量をディジタル値として取り込み、これに演算を行
い、制御対象への最適な操作量を生成する装置であるDS
Pが、非常によく利用されている。DSPは、ある用途に特
化して、その演算処理がハードウェア化されたものもあ
るが、多くはプログラムによって制御される構成のもの
である。プログラム制御のDSPは与えられたプログラム
に従って、その処理を行うことではマイクロプロセッサ
と同様であるが、より高速、高機能な演算処理を特徴と
している。
いては、制御対象の実際の出力と期待される出力との間
の誤差を常に最小にするような努力がなされる。近年、
誤差量をディジタル値として取り込み、これに演算を行
い、制御対象への最適な操作量を生成する装置であるDS
Pが、非常によく利用されている。DSPは、ある用途に特
化して、その演算処理がハードウェア化されたものもあ
るが、多くはプログラムによって制御される構成のもの
である。プログラム制御のDSPは与えられたプログラム
に従って、その処理を行うことではマイクロプロセッサ
と同様であるが、より高速、高機能な演算処理を特徴と
している。
【０００３】図３は、従来のDSPの内部構成を示すブロ
ック図である。プログラムカウンタ２は、外部バス１か
ら任意の値を設定可能であり、DSPの処理起動に伴い、
プログラムメモリ３の読みだしアドレスを生成する。外
部バス１からプログラムが書き込まれると、プログラム
メモリ３は、プログラムカウンタ２が出力するアドレス
に従って、命令コードを出力する。命令デコーダ４は、
DSPの処理起動に伴い、プログラムメモリ３からの命令
コードを解釈し、制御信号９、遅延レジスタ群８に入力
されるデータメモリ格納アドレス、及び演算器６に入力
されるデータＸ、Ｙをデータメモリ５から読み出すため
のデータメモリ読みだしアドレス、を生成する。尚、制
御信号９は、DSP内部の演算器６、データメモリ５、遅
延レジスタ群８を制御するための信号である。遅延レジ
スタ群８は、命令デコーダ４が生成したデータメモリ格
納アドレスを一時的に記憶し、所定時間後にデータメモ
リ５に出力する。ここで、所定時間とは、命令が指定し
た演算処理に対し、演算器６が演算結果データを出力す
るまでの遅延時間分を表す。データメモリ５は、外部バ
ス１からデータを格納可能な構成とし、また、データメ
モリ読みだしアドレスに従って演算器６にデータを出力
する機能、及び前記遅延レジスタ群８からのデータメモ
リ格納アドレスに従って、演算器６が転送した演算結果
を記憶する機能を有する。演算器６は、プログラムメモ
リ３に格納されるプログラムの演算命令に対応した演算
を実行する。
ック図である。プログラムカウンタ２は、外部バス１か
ら任意の値を設定可能であり、DSPの処理起動に伴い、
プログラムメモリ３の読みだしアドレスを生成する。外
部バス１からプログラムが書き込まれると、プログラム
メモリ３は、プログラムカウンタ２が出力するアドレス
に従って、命令コードを出力する。命令デコーダ４は、
DSPの処理起動に伴い、プログラムメモリ３からの命令
コードを解釈し、制御信号９、遅延レジスタ群８に入力
されるデータメモリ格納アドレス、及び演算器６に入力
されるデータＸ、Ｙをデータメモリ５から読み出すため
のデータメモリ読みだしアドレス、を生成する。尚、制
御信号９は、DSP内部の演算器６、データメモリ５、遅
延レジスタ群８を制御するための信号である。遅延レジ
スタ群８は、命令デコーダ４が生成したデータメモリ格
納アドレスを一時的に記憶し、所定時間後にデータメモ
リ５に出力する。ここで、所定時間とは、命令が指定し
た演算処理に対し、演算器６が演算結果データを出力す
るまでの遅延時間分を表す。データメモリ５は、外部バ
ス１からデータを格納可能な構成とし、また、データメ
モリ読みだしアドレスに従って演算器６にデータを出力
する機能、及び前記遅延レジスタ群８からのデータメモ
リ格納アドレスに従って、演算器６が転送した演算結果
を記憶する機能を有する。演算器６は、プログラムメモ
リ３に格納されるプログラムの演算命令に対応した演算
を実行する。
【０００４】以上のように構成された従来のDSPの動作
について説明する。外部バス１から、プログラムメモリ
３に対してはプログラムを、プログラムカウンタ２に対
してはプログラムスタートアドレスを、各々書き込む。
また、必要に応じて、外部バス１から、データメモリ５
の所定の領域に演算のためのデータを書き込む。DSPの
処理起動に伴い、プログラムメモリ３は、プログラムカ
ウンタ２が生成するプログラムメモリアドレスに従っ
て、命令コードを命令デコーダ４に出力する。命令デコ
ーダ４は、命令コードを解釈して、制御信号９を生成す
るとともに、データメモリ読みだしアドレスとデータメ
モリ格納アドレスを生成する。データメモリ５は、デー
タメモリ読みだしアドレスに対応するデータＸ、Ｙを演
算器６に出力する。演算器６は、所定時間後に演算結果
をデータメモリ５に転送する。この時、データメモリ格
納アドレスは、遅延レジスタ群８で一時的に記憶された
後、所定時間後にデータメモリ５に出力され、演算器６
が転送した演算結果をデータメモリ５に格納するアドレ
スとして用いられる。
について説明する。外部バス１から、プログラムメモリ
３に対してはプログラムを、プログラムカウンタ２に対
してはプログラムスタートアドレスを、各々書き込む。
また、必要に応じて、外部バス１から、データメモリ５
の所定の領域に演算のためのデータを書き込む。DSPの
処理起動に伴い、プログラムメモリ３は、プログラムカ
ウンタ２が生成するプログラムメモリアドレスに従っ
て、命令コードを命令デコーダ４に出力する。命令デコ
ーダ４は、命令コードを解釈して、制御信号９を生成す
るとともに、データメモリ読みだしアドレスとデータメ
モリ格納アドレスを生成する。データメモリ５は、デー
タメモリ読みだしアドレスに対応するデータＸ、Ｙを演
算器６に出力する。演算器６は、所定時間後に演算結果
をデータメモリ５に転送する。この時、データメモリ格
納アドレスは、遅延レジスタ群８で一時的に記憶された
後、所定時間後にデータメモリ５に出力され、演算器６
が転送した演算結果をデータメモリ５に格納するアドレ
スとして用いられる。
【０００５】次に、図２(a)を用いて、プログラムメモ
リ３の、１ワード分の構成について説明する。従来の命
令フォーマットは、命令部１０、データメモリ読みだし
Ｘ指定部１１、データメモリ読みだしＹ指定部１２、及
びデータメモリ格納指定部１３で構成される。命令部１
０には演算命令の種類が、データメモリ読みだしＸ指定
部１１とデータメモリ読みだしＹ指定部１２には演算の
入力となるデータメモリ５読みだしアドレスが、また、
データメモリ格納指定部１３には演算器６が出力する演
算結果をデータメモリ５に格納するためのアドレスが、
各々指定される。
リ３の、１ワード分の構成について説明する。従来の命
令フォーマットは、命令部１０、データメモリ読みだし
Ｘ指定部１１、データメモリ読みだしＹ指定部１２、及
びデータメモリ格納指定部１３で構成される。命令部１
０には演算命令の種類が、データメモリ読みだしＸ指定
部１１とデータメモリ読みだしＹ指定部１２には演算の
入力となるデータメモリ５読みだしアドレスが、また、
データメモリ格納指定部１３には演算器６が出力する演
算結果をデータメモリ５に格納するためのアドレスが、
各々指定される。
【０００６】ここでは、例として、１６種類の命令が扱
えて、２５６ワードのデータメモリ５を持ったDSPを想
定する。この場合、データメモリ５の任意のアドレスに
アクセスしようとすると、８ビットの情報が必要とな
る。よって、DSPの命令フォーマットは、命令部１０に
は４ビット、データメモリ読みだしＸ指定部１１とデー
タメモリ読みだしＹ指定部１２の各々に８ビット、デー
タメモリ格納指定部１３には８ビット、合計２８ビット
必要となる。
えて、２５６ワードのデータメモリ５を持ったDSPを想
定する。この場合、データメモリ５の任意のアドレスに
アクセスしようとすると、８ビットの情報が必要とな
る。よって、DSPの命令フォーマットは、命令部１０に
は４ビット、データメモリ読みだしＸ指定部１１とデー
タメモリ読みだしＹ指定部１２の各々に８ビット、デー
タメモリ格納指定部１３には８ビット、合計２８ビット
必要となる。
【０００７】アクセスするデータメモリ５の領域が大き
くなると、そのアドレス指定に必要なビット数が多くな
り、命令フォーマットに、より多くのビット長が必要と
なり、結果的にプログラムを格納するためのプログラム
メモリ３の容量を多く必要とすることになる。
くなると、そのアドレス指定に必要なビット数が多くな
り、命令フォーマットに、より多くのビット長が必要と
なり、結果的にプログラムを格納するためのプログラム
メモリ３の容量を多く必要とすることになる。
【０００８】
【発明が解決しようとする課題】上記のように、従来の
DSPでは、プログラムメモリ内の命令がアクセスするメ
モリ領域が大きくなると、命令フォーマット長が長くな
るため、プログラムを格納するためのメモリの容量が大
きくなり、DSPを内蔵するシステムLSI（large scale
integrated circuit）を開発する際、LSIチップサイズ
が大きくなり、消費電力やチップコストの増加につなが
るという問題があった。
DSPでは、プログラムメモリ内の命令がアクセスするメ
モリ領域が大きくなると、命令フォーマット長が長くな
るため、プログラムを格納するためのメモリの容量が大
きくなり、DSPを内蔵するシステムLSI（large scale
integrated circuit）を開発する際、LSIチップサイズ
が大きくなり、消費電力やチップコストの増加につなが
るという問題があった。
【０００９】本発明は、上記の問題点を解消するために
なされたもので、データメモリへの演算結果書き込みア
ドレスを命令フォーマットから無くすことにより、命令
フォーマット長を短くして、プログラムメモリの容量を
削減することのできるディジタル信号処理装置を提供す
ることを目的とする。
なされたもので、データメモリへの演算結果書き込みア
ドレスを命令フォーマットから無くすことにより、命令
フォーマット長を短くして、プログラムメモリの容量を
削減することのできるディジタル信号処理装置を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解消するため
に、請求項１に記載のディジタル信号処理装置は、外部
バスから書き込まれるプログラムを格納するためのプロ
グラムメモリと、前記プログラムメモリから命令コード
を読み出すためのプログラムカウンタと、前記プログラ
ムメモリから読み出した前記命令コードを解釈する命令
デコーダと、前記命令デコーダが解釈した前記命令コー
ドの一部を格納する遅延レジスタ群と、外部バス及び演
算器から書き込まれるデータを格納するためのデータメ
モリと、前記命令デコーダが解釈した前記命令コードに
従って、前記データメモリから出力されるデータの積和
演算を行い、演算結果をデータメモリに転送する演算器
と、を備えるディジタル信号処理装置であって、前記命
令デコーダが前記命令コードを解釈し、前記演算器がデ
ータメモリに演算結果を格納する時期を示す演算結果格
納タイミング信号を生成する手段と、前記遅延レジスタ
群が出力する前記演算結果格納タイミング信号に従っ
て、前記演算結果データを前記データメモリに格納する
ためのデータメモリ格納アドレスを生成するアドレス生
成部と、を備えることを特徴とする。
に、請求項１に記載のディジタル信号処理装置は、外部
バスから書き込まれるプログラムを格納するためのプロ
グラムメモリと、前記プログラムメモリから命令コード
を読み出すためのプログラムカウンタと、前記プログラ
ムメモリから読み出した前記命令コードを解釈する命令
デコーダと、前記命令デコーダが解釈した前記命令コー
ドの一部を格納する遅延レジスタ群と、外部バス及び演
算器から書き込まれるデータを格納するためのデータメ
モリと、前記命令デコーダが解釈した前記命令コードに
従って、前記データメモリから出力されるデータの積和
演算を行い、演算結果をデータメモリに転送する演算器
と、を備えるディジタル信号処理装置であって、前記命
令デコーダが前記命令コードを解釈し、前記演算器がデ
ータメモリに演算結果を格納する時期を示す演算結果格
納タイミング信号を生成する手段と、前記遅延レジスタ
群が出力する前記演算結果格納タイミング信号に従っ
て、前記演算結果データを前記データメモリに格納する
ためのデータメモリ格納アドレスを生成するアドレス生
成部と、を備えることを特徴とする。
【００１１】また請求項２に記載のように、請求項１記
載のディジタル信号処理装置において、前記遅延レジス
タ群は、前記演算器が演算を行い、その演算結果を出力
するまでの時間分、アドレス生成部への演算結果格納タ
イミング信号の出力を遅延することを、特徴とする。
載のディジタル信号処理装置において、前記遅延レジス
タ群は、前記演算器が演算を行い、その演算結果を出力
するまでの時間分、アドレス生成部への演算結果格納タ
イミング信号の出力を遅延することを、特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しつつ説明する。 （実施の形態１）図１は、本発明の実施の形態１におけ
るDSPの内部構成を示すブロック図である。外部バス
１、プログラムカウンタ２、プログラムメモリ３、デー
タメモリ５、演算器６、制御信号９の各機能は、図３の
従来DSPの機能と同じである。命令デコーダ４は、DSP処
理起動に伴い、プログラムメモリ３からの命令コードを
解釈して、制御信号９、演算器６に入力されるデータ
Ｘ、Ｙを、データメモリ５から読み出すためのデータメ
モリ読みだしアドレス、及び、データメモリ５に演算結
果が格納される時期を示す演算結果格納タイミング信
号、を生成する。遅延レジスタ群８は、従来例と機能は
同じであるが、従来例ではデータメモリ格納アドレスを
一時的に記憶していたのに対して、本発明では演算結果
格納タイミング信号のみを一時的に記憶し、所定時間
後、アドレス生成部７に出力する。アドレス生成部７
は、遅延レジスタ群８から出力される所定時間遅れの演
算結果格納タイミング信号に従って所定アドレスを生成
し、データメモリ５に供給する。尚、所定アドレスは、
従来例におけるデータメモリ格納アドレスと同様の意味
をもち、演算器６が出力した演算結果を、データメモリ
５に格納するアドレスとして用いられる。
て、図面を参照しつつ説明する。 （実施の形態１）図１は、本発明の実施の形態１におけ
るDSPの内部構成を示すブロック図である。外部バス
１、プログラムカウンタ２、プログラムメモリ３、デー
タメモリ５、演算器６、制御信号９の各機能は、図３の
従来DSPの機能と同じである。命令デコーダ４は、DSP処
理起動に伴い、プログラムメモリ３からの命令コードを
解釈して、制御信号９、演算器６に入力されるデータ
Ｘ、Ｙを、データメモリ５から読み出すためのデータメ
モリ読みだしアドレス、及び、データメモリ５に演算結
果が格納される時期を示す演算結果格納タイミング信
号、を生成する。遅延レジスタ群８は、従来例と機能は
同じであるが、従来例ではデータメモリ格納アドレスを
一時的に記憶していたのに対して、本発明では演算結果
格納タイミング信号のみを一時的に記憶し、所定時間
後、アドレス生成部７に出力する。アドレス生成部７
は、遅延レジスタ群８から出力される所定時間遅れの演
算結果格納タイミング信号に従って所定アドレスを生成
し、データメモリ５に供給する。尚、所定アドレスは、
従来例におけるデータメモリ格納アドレスと同様の意味
をもち、演算器６が出力した演算結果を、データメモリ
５に格納するアドレスとして用いられる。
【００１３】アドレス生成部７の一例としては、インク
リメントカウンタがある。インクリメントカウンタは、
本発明のDSP起動に先立ち、外部バス１から初期アドレ
ス値を設定され、命令デコーダ４からの演算結果格納タ
イミング信号が有効な場合のみ、インクリメントカウン
タが保持している値に１を加算するものである。
リメントカウンタがある。インクリメントカウンタは、
本発明のDSP起動に先立ち、外部バス１から初期アドレ
ス値を設定され、命令デコーダ４からの演算結果格納タ
イミング信号が有効な場合のみ、インクリメントカウン
タが保持している値に１を加算するものである。
【００１４】以上のように構成される本発明のDSPの動
作について説明する。外部バス１から、プログラムメモ
リ３に対してはプログラムを、プログラムカウンタ２に
対してはプログラムスタートアドレスを、各々書き込
む。また、必要に応じて、外部バス１から、データメモ
リ５の所定の領域に演算のためのデータを書き込む。DS
Pの処理起動に伴い、プログラムメモリ３は、プログラ
ムカウンタ２が生成するプログラムメモリアドレスに従
って、命令コードを命令デコーダ４に出力する。命令デ
コーダ４は、命令コードを解釈して、制御信号９を生成
するとともに、データメモリ読みだしアドレス、及び演
算結果格納タイミング信号を生成する。データメモリ５
は、データメモリ読みだしアドレスに対応するデータを
演算器６に出力する。演算器６は、所定時間後に演算結
果をデータメモリ５に転送する。演算結果格納タイミン
グ信号は、遅延レジスタ群８で所定時間保持された後、
アドレス生成部７に出力される。アドレス生成部７は、
遅延レジスタ群８からの演算結果格納タイミング信号が
有効の場合のみ、データメモリ格納アドレスをデータメ
モリ５に出力する。データメモリ格納アドレスは、演算
器６が出力した演算結果をデータメモリ５に格納するア
ドレスとして用いられる。
作について説明する。外部バス１から、プログラムメモ
リ３に対してはプログラムを、プログラムカウンタ２に
対してはプログラムスタートアドレスを、各々書き込
む。また、必要に応じて、外部バス１から、データメモ
リ５の所定の領域に演算のためのデータを書き込む。DS
Pの処理起動に伴い、プログラムメモリ３は、プログラ
ムカウンタ２が生成するプログラムメモリアドレスに従
って、命令コードを命令デコーダ４に出力する。命令デ
コーダ４は、命令コードを解釈して、制御信号９を生成
するとともに、データメモリ読みだしアドレス、及び演
算結果格納タイミング信号を生成する。データメモリ５
は、データメモリ読みだしアドレスに対応するデータを
演算器６に出力する。演算器６は、所定時間後に演算結
果をデータメモリ５に転送する。演算結果格納タイミン
グ信号は、遅延レジスタ群８で所定時間保持された後、
アドレス生成部７に出力される。アドレス生成部７は、
遅延レジスタ群８からの演算結果格納タイミング信号が
有効の場合のみ、データメモリ格納アドレスをデータメ
モリ５に出力する。データメモリ格納アドレスは、演算
器６が出力した演算結果をデータメモリ５に格納するア
ドレスとして用いられる。
【００１５】図２(b)を用いて、プログラムメモリ３
の、１ワード分の構成について説明する。本発明の命令
フォーマットの、命令部１０、データメモリ読みだしＸ
指定部１１、データメモリ読みだしＹ指定部１２につい
ては、従来例と同様であるが、従来例にあったデータメ
モリ格納指定部の代わりにデータメモリ書き込み許可指
定部１４が用意される。データメモリ書き込み許可指定
部１４が「１」の場合、命令デコーダ４から遅延レジス
タ群８に出力される演算結果格納タイミング信号が有効
状態となる。
の、１ワード分の構成について説明する。本発明の命令
フォーマットの、命令部１０、データメモリ読みだしＸ
指定部１１、データメモリ読みだしＹ指定部１２につい
ては、従来例と同様であるが、従来例にあったデータメ
モリ格納指定部の代わりにデータメモリ書き込み許可指
定部１４が用意される。データメモリ書き込み許可指定
部１４が「１」の場合、命令デコーダ４から遅延レジス
タ群８に出力される演算結果格納タイミング信号が有効
状態となる。
【００１６】従来例と同様に、例として、１６種類の命
令が扱えて、２５６ワードのデータメモリ５を持ったDS
Pを想定する。この時、本発明のDSPの命令フォーマット
は、命令部１０には４ビット、データメモリ読みだしＸ
指定部１１とデータメモリ読みだしＹ指定部１２には各
々８ビット、データメモリ書き込み許可指定部１４には
１ビット、合計２１ビットで済むことになる。よって、
従来例と比較すると、命令フォーマットにかかるビット
数は７ビット削減される。これにより、例えば、プログ
ラムメモリ３が５１２ワードの場合、５１２×７＝３５
８４ビットの容量削減につながる。また、一例として、
演算器６が５クロックのパイプラインにて演算処理を行
なう構成の場合、従来例では、前記データメモリ格納ア
ドレス８ビットを５クロック遅延させる必要があった
が、本発明では演算結果格納タイミング信号１ビットの
みを５クロック遅延させるだけで済み、遅延レジスタ８
のレジスタ数で見ると、８×５−１×５＝３５ビットの
レジスタ削減につながる。
令が扱えて、２５６ワードのデータメモリ５を持ったDS
Pを想定する。この時、本発明のDSPの命令フォーマット
は、命令部１０には４ビット、データメモリ読みだしＸ
指定部１１とデータメモリ読みだしＹ指定部１２には各
々８ビット、データメモリ書き込み許可指定部１４には
１ビット、合計２１ビットで済むことになる。よって、
従来例と比較すると、命令フォーマットにかかるビット
数は７ビット削減される。これにより、例えば、プログ
ラムメモリ３が５１２ワードの場合、５１２×７＝３５
８４ビットの容量削減につながる。また、一例として、
演算器６が５クロックのパイプラインにて演算処理を行
なう構成の場合、従来例では、前記データメモリ格納ア
ドレス８ビットを５クロック遅延させる必要があった
が、本発明では演算結果格納タイミング信号１ビットの
みを５クロック遅延させるだけで済み、遅延レジスタ８
のレジスタ数で見ると、８×５−１×５＝３５ビットの
レジスタ削減につながる。
【００１７】
【発明の効果】以上のように、本発明のDSPによれば、
命令フォーマットにおいて、従来存在したデータメモリ
書き込みアドレスの領域を無くし、演算器の演算結果を
データメモリに書き込む動作に連動して、データメモリ
に書き込むデータメモリ格納アドレスを生成するアドレ
ス生成部を備えることで、プログラム格納メモリの容量
が削減でき、DSPを内蔵したLSIにおいて、低消費電力
化、コスト削減が実現可能となる。
命令フォーマットにおいて、従来存在したデータメモリ
書き込みアドレスの領域を無くし、演算器の演算結果を
データメモリに書き込む動作に連動して、データメモリ
に書き込むデータメモリ格納アドレスを生成するアドレ
ス生成部を備えることで、プログラム格納メモリの容量
が削減でき、DSPを内蔵したLSIにおいて、低消費電力
化、コスト削減が実現可能となる。
【図１】本発明の実施の形態１によるDSPの内部構成を
示すブロック図である。
示すブロック図である。
【図２】従来例、及び、本発明の実施の形態１において
DSPが用いる命令フォーマットを示した図である。
DSPが用いる命令フォーマットを示した図である。
【図３】従来のDSPの内部構成を示すブロック図であ
る。
る。
１ 外部バス ２ プログラムカウンタ ３ プログラムメモリ ４ 命令デコーダ ５ データメモリ ６ 演算器 ７ アドレス生成部 ８ 遅延レジスタ群 ９ 制御信号 １０ 命令部 １１ データメモリ読みだしＸ指定部 １２ データメモリ読みだしＹ指定部 １３ データメモリ格納指定部 １４ データメモリ書き込み許可指定部
Claims (2)
- 【請求項１】 外部バスから書き込まれるプログラムを
格納するためのプログラムメモリと、 前記プログラムメモリから命令コードを読み出すための
プログラムカウンタと、 前記プログラムメモリから読み出した前記命令コードを
解釈する命令デコーダと、 前記命令デコーダが解釈した前記命令コードの一部を格
納する遅延レジスタ群と、 外部バス及び演算器から書き込まれるデータを格納する
ためのデータメモリと、 前記命令デコーダが解釈した前記命令コードに従って、
前記データメモリから出力されるデータの積和演算を行
い、演算結果を前記データメモリに転送する演算器と、 を備えるディジタル信号処理装置であって、 前記命令デコーダが前記プログラムを解釈し、前記演算
器がデータメモリに演算結果を格納する時期を示す演算
結果格納タイミング信号を生成する手段と、 前記遅延レジスタ群が出力する前記演算結果格納タイミ
ング信号に従って、前記演算結果データを前記データメ
モリに格納するためのデータメモリ格納アドレスを生成
するアドレス生成部と、を備えることを特徴とするディ
ジタル信号処理装置。 - 【請求項２】 請求項１に記載のディジタル信号処理装
置において、 前記遅延レジスタ群は、前記演算器が積和演算を行い、
その演算結果を出力するまでの時間分、アドレス生成部
への演算結果格納タイミング信号の出力を遅延すること
を、特徴とするディジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27459099A JP2001100991A (ja) | 1999-09-28 | 1999-09-28 | ディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27459099A JP2001100991A (ja) | 1999-09-28 | 1999-09-28 | ディジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001100991A true JP2001100991A (ja) | 2001-04-13 |
Family
ID=17543871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27459099A Pending JP2001100991A (ja) | 1999-09-28 | 1999-09-28 | ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001100991A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020084721A1 (ja) * | 2018-10-24 | 2020-04-30 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
-
1999
- 1999-09-28 JP JP27459099A patent/JP2001100991A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020084721A1 (ja) * | 2018-10-24 | 2020-04-30 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
| JPWO2020084721A1 (ja) * | 2018-10-24 | 2021-09-24 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
| JP7078129B2 (ja) | 2018-10-24 | 2022-05-31 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
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