JP2002116951A - アドレス生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 アドレス演算前と演算後の両方のアドレスで
データメモリをアクセスすることで効率的なデータメモ
リアクセスを実現し、高速な処理が可能な消費電力の少
ないアドレス生成回路を実現する。 【解決手段】 データメモリのアドレスを格納するアド
レスポインタ４と、アドレスポインタのアドレスを更新
するアドレス演算器１１と、アドレスポインタの出力を
格納する代用アドレスポインタ５と、アドレスポインタ
と代用アドレスポインタの読出しアドレスの書込み及び
アドレス演算器の動作を制御する制御回路１２を備え、
アドレス更新後のアドレスでアクセスする場合はアドレ
スポインタの値を出力し、更新前のアドレスでアクセス
する場合はアドレスポインタの値を代用アドレスポイン
タに格納した上で代用アドレスポインタの値を出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アドレスポインタ
とアドレス演算器を備えたアドレス生成回路に関するも
のである。

【０００２】

【従来の技術】近年、ＬＳＩ技術の進展に伴い高性能な
ディジタル信号プロセッサが実現可能となり、複雑なデ
ータ処理を実行できるようになっている。特に、携帯電
話や画像等の応用分野では大量のデータ処理を行うた
め、データメモリを効率よくアクセスする必要から、高
速かつ複雑なアドレス生成が必要で、消費電力の低減も
必要とされている。

【０００３】アドレス生成回路の一例として、データメ
モリのアドレスを格納するアドレスポインタと、前記ア
ドレスポインタのアドレスをアドレス加算値との演算に
より更新するアドレス演算器を有し、アドレスポインタ
をアドレス演算器によりアドレスを更新し、アドレスポ
インタに格納する。データメモリのアクセスはアドレス
ポインタに格納されたアドレスで行うというものであっ
た。

【０００４】

【発明が解決しようとする課題】データメモリをアクセ
スする場合、命令をデコードし、アドレス演算後のアド
レスでアクセスする場合と命令をデコードしアドレス演
算前のアドレスでアクセスし次のアクセスに備えてアド
レス演算をする場合がある。

【０００５】命令をデコードし、次のサイクルでアドレ
ス演算を行い演算後のアドレスでアクセスを行う回路構
成の場合は、命令をデコードし、さらにアドレスを演算
した後にアドレスを出力するため、アドレスを出力する
まで２サイクルかかり、高速な動作が不可能となる。

【０００６】また、１つのサイクルで命令をデコード
し、さらにアドレス演算を行い、次のサイクルで演算後
のアドレスでアクセスを行う回路構成の場合は、演算前
のアドレスでアクセスを行うことは不可能であり、また
命令のデコードとアドレス演算を同じサイクルで行うた
め命令デコード処理の遅延のためアドレス加算値が常に
変化し、またアドレス演算を必要としない命令の場合で
もアドレス演算器が動作するため、消費電力が大きくな
るという課題があった。

【０００７】本発明の目的は、アドレスポインタとアド
レス演算器とを備えたアドレス生成回路の高速動作と消
費電力を低減させることにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、アドレスポインタの出力を格納する代用
アドレスポインタを設け、アドレスポインタ及び代用ア
ドレスポインタの読み出し、書き込み及びアドレス演算
器を制御するための制御回路により、１サイクルで命令
デコードとアドレス演算を行う場合、アドレス演算後の
アドレスでアクセスする時はアドレス演算後に次のサイ
クルでアドレスポインタからアドレスを出力する。

【０００９】アドレス演算前のアドレスでアクセスする
時は、アドレス演算すると同時にアドレスポインタの値
を代用アドレスポインタに格納し、次のサイクルで代用
アドレスポインタからアドレスを出力する。

【００１０】また、１サイクルで命令デコードを行い、
次の１サイクルでアドレス演算を行う場合、アドレス演
算前のアドレスでアクセスする時は、１サイクルで命令
デコードし、次のサイクルでアドレス演算すると同時に
アドレスポインタからアドレスを出力する。

【００１１】また、アドレス演算後のアドレスでアクセ
スする時は、１サイクルで命令デコードし、次のサイク
ルでアドレス演算し、次のサイクルでアドレスポインタ
からアドレスを出力する。

【００１２】以上のように制御することで、アドレス演
算前及び演算後のアドレスでのアドレッシングを高速ア
ドレッシングと消費電力の少ないアドレッシングで行う
ことを可能とする。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は、本発明の一
実施の形態に係るアドレス生成回路の構成例を示してい
る。図1の回路は、与えられた命令ＩＮＳＴを順次実行
することによりアドレス生成を進めていくアドレス生成
回路であって、フリップフロップで構成したアドレスを
格納するためのアドレスポインタ４と、第２入力セレク
タ３を通してアドレスポインタ４の出力を格納する代用
アドレスポインタ５、前記２個のアドレスポインタから
１つを選択しアドレス出力バス７に出力する出力セレク
タ６を有し、アドレス出力バス７はメモリアクセスのた
めデータメモリに接続されている。

【００１４】アドレス演算器１１は加減算等のアドレス
演算器で、アドレスポインタ４の値と制御回路１２から
出力され、アドレス演算器入力セレクタ１０を通ったア
ドレス加算値を演算する。演算結果は第１入力セレクタ
２で選択し、元のアドレスポインタ４に格納する。

【００１５】また、第２入力セレクタ３で選択し、代用
アドレスポインタ５に格納することもできる。アドレス
生成回路外からアドレスポインタ４を設定するには、第
１入力セレクタ２はプロセッサバス１を選択すること
で、アドレスポインタ４に格納する。

【００１６】制御回路１２は与えられた命令ＩＮＳＴを
デコード回路１３でデコードし、アドレッシング動作モ
ードフラグ１４の値により、アドレス生成回路の制御信
号を出力する。制御信号には第１入力セレクタ２と第２
入力セレクタ３と出力セレクタ６とアドレス演算器入力
セレクタ１０の選択信号と２種類のアドレス加算値を出
力する。

【００１７】アドレス加算値８は１サイクルで命令デコ
ードとアドレス演算を行う場合のアドレス加算値で、ア
ドレス加算値９は１サイクルで命令デコードを行い次の
１サイクルでアドレス演算を行う場合のアドレス加算値
である。また、制御回路１２は、与えられた命令ＩＮＳ
Ｔにより、アドレッシング動作モードフラグ１４の値を
設定することができる。

【００１８】図２、図３、図４は図１のアドレス生成回
路のタイミングチャートで、図２は１サイクルで命令デ
コードとアドレス演算を行う場合のタイミングチャー
ト、図３は１サイクルで命令をデコードし、次のサイク
ルでアドレス演算を行い演算前のアドレスでアクセスを
行う場合のタイミングチャート、図４は１サイクルで命
令をデコードし、次のサイクルでアドレス演算を行い、
演算後のアドレスでアクセスを行う場合のタイミングチ
ャートである。

【００１９】図２は１サイクルで命令デコードとアドレ
ス演算を行う場合のタイミングチャートで、データメモ
リをアクセスする３サイクルを示している。サイクルＴ
１でデコードとアドレス演算を行い、サイクルＴ２でア
ドレスを出力しデータメモリ部でアドレスデコードを行
い、サイクルＴ３でメモリにアクセスする。

【００２０】このタイミングチャートに従って図１のア
ドレス生成回路の動作を説明すると、演算後のアドレス
でアクセスを行う場合は、１サイクル目のＴ１で制御回
路１２により命令デコードを行い、アドレス加算値８を
出力し、アドレス演算器入力セレクタ１０で選択し、ア
ドレス演算器１１に入力し、アドレスポインタ４との演
算を行う。

【００２１】演算結果はサイクルＴ２のクロックの立ち
上がりでアドレスポインタ４に格納され、出力セレクタ
６でアドレスポインタ４を選択することで、アドレス出
力バス７に演算後のアドレスを出力し、データメモリで
アドレスデコードを行い、サイクルＴ３でメモリにアク
セスする。

【００２２】演算前のアドレスでアクセスを行う場合
は、サイクルＴ１でアドレスポインタ４の値を第２入力
セレクタ３で選択し、サイクルＴ２のクロックの立ち上
がりで代用アドレスポインタ５に格納する。サイクルＴ
２では、出力セレクタ６で代用アドレスポインタ５を選
択し、アドレス出力バス７に演算前のアドレスを出力す
る。

【００２３】以上のようにアドレスポインタ４の値を格
納する代用アドレスポインタ５を設けることで、１サイ
クルで命令デコードとアドレス演算を行う場合に演算前
と演算後の両方のアドレスでデータメモリをアクセスす
ることが可能となる。

【００２４】ただ、この動作では、サイクルＴ１の間デ
コードの遅延によりアドレス加算値８の値が確定するま
で不要な値を出力するため、アドレス演算器１１が無駄
な動きをし、消費電力が大きくなる。

【００２５】図３は１サイクルで命令デコードを行い、
次の１サイクルでアドレス演算を行い、演算前のアドレ
スでアクセスを行う場合のタイミングチャートで、デー
タメモリをアクセスする３サイクルを示している。

【００２６】サイクルＴ１でデコードを行い、サイクル
Ｔ２でアドレス演算を行うと共にアドレスを出力し、デ
ータメモリ部でアドレスデコードを行い、サイクルＴ３
でメモリにアクセスする。

【００２７】このタイミングチャートに従って図１のア
ドレス生成回路の動作を説明すると、１サイクル目のＴ
１では制御回路１２で命令デコードを行い、次のサイク
ルＴ２では出力セレクタ６でアドレスポインタ４を選択
することでアドレス出力バス７に演算前のアドレスポイ
ンタ４のアドレスを出力する。

【００２８】また、アドレス演算器１１の動作はサイク
ルＴ１でデコードし、サイクルＴ２のクロックの立ち上
がりでアドレス加算値９を出力し、アドレス演算器入力
セレクタ１０で選択し、アドレス演算器１１に入力し、
アドレスポインタ４との演算を行う。演算結果はサイク
ルＴ３のクロックの立ち上がりでアドレスポインタ４に
格納される。

【００２９】図４は１サイクルで命令デコードを行い、
次の１サイクルでアドレス演算を行い、演算後のアドレ
スでアクセスを行う場合のタイミングチャートで、デー
タメモリをアクセスする４サイクルを示している。

【００３０】サイクルＴ１でデコードを行い、サイクル
Ｔ２でアドレス演算を行い、サイクルＴ３でアドレスを
出力し、データメモリ部でアドレスデコードを行い、サ
イクルＴ４でメモリにアクセスする。

【００３１】このタイミングチャートに従って、図１の
アドレス生成回路の動作を説明すると、１サイクル目の
Ｔ１では制御回路１２で命令デコードを行い、サイクル
Ｔ２のクロックの立ち上がりでアドレス加算値９を出力
し、アドレス演算器入力セレクタ１０で選択し、アドレ
ス演算器１１に入力し、アドレスポインタ４との演算を
行う。

【００３２】演算結果はサイクルＴ３のクロックの立ち
上がりでアドレスポインタ４に格納される。次のサイク
ルＴ３では、出力セレクタ６でアドレスポインタ４を選
択することでアドレス出力バス７に演算後のアドレスポ
インタ４のアドレスを出力する。

【００３３】以上のように１サイクルで命令デコードを
行い、次の１サイクルでアドレス演算を行う場合は演算
後のアドレスでのアクセス時、データメモリアクセスに
１サイクル多くかかり４サイクル必要になるが、アドレ
ス加算値９はデコード後にサイクルＴ２のクロックの立
ち上がりで確定した値を出力するため、アドレス演算器
１１の無駄な動作を無くし、さらにアドレス更新を行わ
ない時に、アドレス加算値９を最後にアドレス演算した
値に保持してアドレス演算器１１の無駄な動作を無くす
ことで消費電力の少ないアドレス生成を行うことが可能
となる。

【００３４】また、アドレス演算後のアドレスでアクセ
スする場合、アドレス演算器１１の出力をアドレスポイ
ンタ４に格納せず、代用アドレスポインタ５に格納し、
代用アドレスポインタ５のアドレスをアドレス出力バス
７に出力することで、アドレスを更新せずにアドレスポ
インタ４に格納した基準となるアドレスからの相対的な
アクセスを行うことが可能となる。

【００３５】

【発明の効果】以上のように、本発明によれば、アドレ
ス演算前と演算後の両方のアドレスでデータメモリをア
クセスすることが可能となり、効率的なデータメモリア
クセスを実現すると同時に、１サイクルで命令デコード
とアドレス演算を行う高速なアドレス生成と２サイクル
で命令デコードとアドレス演算を行う消費電力の少ない
アドレス生成を行うことができるため、高速な処理が可
能な消費電力の少ないアドレス生成回路を実現すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るアドレス生成回路
の構成例を示すブロック図

【図２】アドレス生成回路の１サイクルで命令デコード
とアドレス演算を行う場合の動作例を示すタイミングチ
ャート

【図３】アドレス生成回路の１サイクルで命令をデコー
ドし、次のサイクルでアドレス演算を行い演算前のアド
レスでアクセスを行う場合の動作例を示すタイミングチ
ャート

【図４】アドレス生成回路の１サイクルで命令をデコー
ドし、次のサイクルでアドレス演算を行い演算後のアド
レスでアクセスを行う場合の動作例を示すタイミングチ
ャート

【符号の説明】

１ プロセッサバス ２ 第１入力セレクタ ３ 第２入力セレクタ ４ アドレスポインタ ５ 代用アドレスポインタ ６ 出力セレクタ ７ アドレス出力バス ８ アドレス加算値（サイクルＴ１演算時） ９ アドレス加算値（サイクルＴ２演算時） １０ アドレス演算器入力セレクタ １１ アドレス演算器 １２ 制御回路 １３ デコード回路 １４ アドレッシング動作モードフラグ ＩＮＳＴ 命令

Claims (5)

【特許請求の範囲】
1. 【請求項１】データメモリのアドレスを格納するための
   アドレスポインタと、前記アドレスポインタのアドレス
   を更新するためのアドレス演算器と、前記アドレスポイ
   ンタの出力を格納する代用アドレスポインタと、前記ア
   ドレスポインタ及び前記代用アドレスポインタの読み出
   しとアドレスの書き込み及びアドレス演算器の動作を制
   御するための制御回路を備えることを特徴とするアドレ
   ス生成回路。
2. 【請求項２】前記制御回路はメモリにアクセスする場
   合、アドレスを更新した後のアドレスでアクセスする場
   合は前記アドレスポインタの値を出力し、更新する前の
   アドレスでアクセスする場合は前記アドレスポインタの
   値を前記代用アドレスポインタに格納した上で前記代用
   アドレスポインタの値を出力することで、更新する前の
   アドレスでも更新した後のアドレスでもアクセスするこ
   とを可能とすることを特徴とする請求項１記載のアドレ
   ス生成回路。
3. 【請求項３】前記代用アドレスポインタの前にアドレス
   演算器の演算結果と前記アドレスポインタの出力を選択
   するセレクト回路を備え、前記制御回路は、アドレス更
   新時に前記アドレスポインタには格納せず、前記代用ア
   ドレスポインタのみに格納し、前記代用アドレスポイン
   タのアドレスでアクセスすることで、アドレスを更新せ
   ずに前記アドレスポインタに格納した基準となるアドレ
   スからの相対的なアクセスを可能とすることを特徴とす
   る請求項２記載のアドレス生成回路。
4. 【請求項４】前記制御回路は、アドレス演算器の動作す
   るパイプラインのステージを切り替えることで高速なア
   ドレス生成と低速なアドレス生成を行うことを特徴とす
   る請求項２記載のアドレス生成回路。
5. 【請求項５】前記制御回路は、低速なアドレス生成を行
   う場合には、アドレス更新を行わない時に、アドレス演
   算器の入力であるアドレス加算値を最後にアドレス演算
   した値に保持することを特徴とする請求項４記載のアド
   レス生成回路。