JP2001109657A - アドレス生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 単純な加減算のアドレス演算器と処理量の多
い特殊なアドレス演算器とを備えたアドレス生成回路の
処理速度を向上させる。 【解決手段】 複数のアドレスポインタのうち特定のア
ドレスポインタを更新するための第２アドレス演算器１
５と、第２アドレス演算器１５の演算結果を前記特定の
アドレスポインタに代わって格納する代用アドレスポイ
ンタ１６と、前記アドレスポインタ及び代用アドレスポ
インタの読み出し、及び前記アドレスポインタ及び代用
アドレスポインタへの更新アドレスの書き込みを制御す
るための制御回路１９を備え、制御回路１９は、特定の
アドレスポインタと代用アドレスポインタのどちらを読
み出す、もしくはどちらに書き込むかを制御するため
に、どちらのアドレスポインタを使用しているかの状態
を記憶するための状態フラグ２６を有することを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のアドレスポ
インタとアドレス演算器を備えたアドレス生成回路に関
するものである。

【０００２】

【従来の技術】近年、ＬＳＩ技術の進展に伴って高性能
なディジタル信号プロセッサが実現可能となり、複雑な
データ処理を実行できるようになっている。特に、携帯
電話や画像等の応用分野では大量のデータ処理を行うた
め、データメモリを効率よくアクセスする必要から、高
速かつ複雑なアドレス生成が必要とされている。

【０００３】アドレス生成回路の一例として、データメ
モリのアドレスを格納するための複数のアドレスポイン
タと、前記複数のアドレスポインタのアドレスをアドレ
ス加算値との単純な加減算により更新するためのアドレ
ス演算器と、単純な加算ではなく、例えば、リバースキ
ャリーアドレッシングのようにキャリービットの伝播す
る方向を変化させるアドレッシングや、巡回アドレッシ
ングのように加算結果を設定値と比較し、その比較結果
により演算結果を選択して出力するアドレッシングのよ
うに、演算処理に時間を要する特殊なアドレス演算器を
備え、複数のアドレスポインタから選択したアドレスポ
インタのアドレスをアドレス演算器により更新し、選択
したアドレスポインタに格納する。

【０００４】

【発明が解決しようとする課題】リバースキャリーアド
レッシングや巡回アドレッシングなどの特殊なアドレス
演算は、単純な加減算のアドレス演算処理に比べて長い
時間を要する。したがって、上記従来例では前記特殊な
アドレス演算器を通るパスがクリティカルパスを構成
し、マシンクロックの周波数の上限を前記特殊なアドレ
ス演算器によって決められていた。

【０００５】本発明の目的は、複数のアドレスポインタ
と複数のアドレス演算器とを備えたアドレス生成回路の
処理速度を向上させることにある。

【０００６】

【課題を解決するための手段】上記目的を達するため、
本発明は、複数のアドレスポインタのうちの特定のアド
レスポインタのみ特殊なアドレス演算を行うことが可能
なように構成し、特定のアドレスポインタに代わって格
納するための代用アドレスポインタを設けることを特徴
とする。

【０００７】これにより、複数のアドレスポインタから
１つのアドレスポインタを選択するセレクタと演算結果
をアドレスポインタに格納するためアドレスポインタへ
の入力を選択するセレクタ及び、容量負荷の大きいアド
レス出力バスを経由しないで代用アドレスポインタに格
納するため、特殊なアドレス演算処理を行い結果を格納
するのに要する時間を短縮することが出来、マシンクロ
ックの周波数を上げることが出来る。

【０００８】特定のアドレスポインタと代用アドレスポ
インタは、どちらを使用しているかの状態を記憶するフ
ラグレジスタにより読み出し、書き込みの制御を行う。

【０００９】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。

【００１０】図１は、本発明の実施形態に係るアドレス
生成回路の構成例を示している。図1に示す回路は、与
えられた命令ＩＮＳＴを順次実行することによりアドレ
ス生成を進めていくアドレス生成回路であって、フリッ
プフロップで構成したアドレスを格納するための８個の
アドレスポインタ１０と、代用アドレスポインタ１６、
前記９個のアドレスポインタから１つを選択しアドレス
出力バス１３に出力する出力セレクタ１１を有し、アド
レス出力バス１３はメモリアクセスのためデータメモリ
にも接続されている。

【００１１】第１アドレス演算器１２は単純な加減算の
アドレス演算器で、演算結果は入力セレクタ１８で選択
し、元のアドレスポインタに格納する。またアドレス生
成回路外からアドレスポインタを設定するには、入力セ
レクタ１８は、プロセッサバス１７を選択することでア
ドレスポインタに格納する。

【００１２】第２アドレス演算器１５は、加算結果を設
定値と比較し、その比較結果により演算結果を選択して
出力する巡回アドレッシングのための演算器であり、第
１アドレス演算器１２よりも演算処理に長い時間を要す
る。

【００１３】Ｐ７セレクタ１４は、アドレスポインタ１
０のＰ７と代用アドレスポインタ１６のＰ７Ｔのどちら
かを選択し、第２アドレス演算器１５でアドレスを更新
する。演算結果は代用アドレスポインタ１６のＰ７Ｔに
格納する。

【００１４】第２アドレス演算器１５で巡回アドレッシ
ングのアドレス演算をする場合は、まず、アドレスの初
期値を、プロセッサバス１７を通してＰ７に設定する。
最初のアドレス演算ではＰ７セレクタ１４でアドレスポ
インタ１０のＰ７を選択し、第２アドレス演算器１５で
アドレスを更新する。

【００１５】演算結果は代用アドレスポインタ１６のＰ
７Ｔに格納する。以後のアドレス演算は、Ｐ７セレクタ
１４で代用アドレスポインタ１６のＰ７Ｔを選択し、第
２アドレス演算器１５でアドレスを更新し、演算結果は
代用アドレスポインタ１６のＰ７Ｔに格納する。

【００１６】この後、第１アドレス演算器１２を使用し
た演算を行う場合は、代用アドレスポインタ１６のＰ７
Ｔを出力セレクタ１１でセレクトし、第１アドレス演算
器１２でアドレス演算を行う。演算結果はアドレスポイ
ンタ１０のＰ７に格納する。

【００１７】制御回路１９は、与えられた命令ＩＮＳＴ
をデコードし、Ｐ７状態フラグ２６の値により、アドレ
ス生成回路の制御信号を出力する。

【００１８】入力セレクタ制御信号２０は、各アドレス
ポインタに出力する値として第１アドレス演算器１２の
演算結果とプロセッサバス１７を選択するための信号で
あり、アドレスポインタライト信号２１は、８個のアド
レスポインタ１０と、代用アドレスポインタ１６の９個
の各々のライト信号である。

【００１９】出力セレクタ制御信号２２は、出力セレク
タ１１の制御信号である。第１アドレス演算器制御信号
２３は、演算器のアドレス加算値を設定するための制御
信号であり、第２アドレス演算器制御信号２５は、演算
器のアドレス加算値等の設定をするための制御信号であ
る。P７セレクト信号２４は、第２アドレス演算器１５
の入力をＰ７とＰ７Ｔから選択するための制御信号であ
る。

【００２０】図２は図１の第１アドレス演算器１２の構
成例を示している。第１アドレス演算器１２は、単純な
加減算により更新するためのアドレス演算器であり、入
力されたアドレスとアドレス加算値３０とを加算器３１
で加算し、更新アドレスを出力する。

【００２１】図３は図１の第２アドレス演算器１５の構
成例を示している。第２アドレス演算器１５は巡回アド
レッシングを行うためのアドレス演算器であり、あらか
じめ設定した２つのアドレスの間をアドレッシングす
る。

【００２２】入力されたアドレスとアドレス加算値４０
とを加算器４１により加算し、加算結果とあらかじめ設
定したエンドアドレス４４とを比較器４３で比較し、加
算結果がエンドアドレス以下の場合はセレクタ４５で加
算結果を更新アドレスとして出力し、加算結果がエンド
アドレスより大きい場合は予め設定したスタートアドレ
ス４２の値を更新アドレスとして出力する。以上のよう
に設定したスタートアドレスとエンドアドレスの間を巡
回するアドレッシングを行うことが出来る。

【００２３】図４は図１のアドレス生成回路の動作を表
すフローチャートを示している。

【００２４】最初に、巡回アドレッシングでない場合を
順を追って説明すると、まずステップ１０１では、与え
られた命令ＩＮＳＴを制御回路１９でデコードし、命令
が巡回アドレッシングでない場合はステップ１０２より
ステップ１０９に進む。

【００２５】ここで、更新ポインタがＰ７以外の場合は
ステップ１１６に進み、出力セレクタ１１で更新するア
ドレスポインタを選択する。ステップ１１４では、第１
アドレス演算器１２でアドレス演算を行い、ステップ１
１５で元のアドレスポインタに格納する。

【００２６】次に、巡回アドレッシングを行う場合を順
を追って説明すると、まず、ステップ１０１では、与え
られた命令ＩＮＳＴを制御回路１９でデコードし、命令
が巡回アドレッシングの場合は、ステップ１０２よりス
テップ１０３に進む。

【００２７】ここで、最初に巡回アドレッシングを行う
場合は、Ｐ７状態フラグ２６は初期値の“０”になって
いるためステップ１０５に進み、出力セレクタ１１でＰ
７を選択し、メモリアクセスのためデータメモリに出力
するとともにＰ７セレクタ１４でＰ７を選択し、アドレ
ス演算器２にＰ７を入力する。

【００２８】ステップ１０６でＰ７状態フラグ２６を
“１”に設定し、ステップ１０７で第２アドレス演算器
１５でアドレス演算を行い、ステップ１０８で代用アド
レスポインタ１６のＰ７Ｔに格納する。

【００２９】以上のように、一度巡回アドレッシングを
行い、Ｐ７状態フラグ２６が“１”になっている状態で
巡回アドレッシングを行う場合は、ステップ１０３でＰ
７状態フラグ２６は“１”であるため、ステップ１０４
に進み、出力セレクタ１１で代用アドレスポインタ１６
のＰ７Ｔを選択し、メモリアクセスのためデータメモリ
に出力するとともにＰ７セレクタ１４でＰ７Ｔを選択
し、第２アドレス演算器１５にＰ７Ｔを入力する。

【００３０】ステップ１０７で第２アドレス演算器１５
でアドレス演算を行い、ステップ１０８で代用アドレス
ポインタ１６のＰ７Ｔに格納する。

【００３１】次に、一度巡回アドレッシングを行いＰ７
状態フラグ２６が“１”になっている状態でＰ７の第１
アドレス演算器１２を使用したアドレス演算を行う場合
は、ステップ１０２よりステップ１０９に進む。

【００３２】ここで、更新ポインタがＰ７であるのでス
テップ１１０に進み、 Ｐ７状態フラグ２６が“１”で
あるのでステップ１１２に進み、出力セレクタ１１で代
用アドレスポインタ１６のＰ７Ｔを選択する。ステップ
１１３でＰ７状態フラグ２６を“０”に設定し、ステッ
プ１１４では第１アドレス演算器１２でアドレス演算を
行い、ステップ１１５でＰ７に格納する。

【００３３】以上のように、制御回路１９では、命令Ｉ
ＮＳＴとＰ７状態フラグ２６の値により、各々の制御信
号をコントロールしアドレス生成を行う。

【００３４】また、巡回アドレッシングを行わない場
合、ステップ１１１、ステップ１１２、ステップ１１６
で第２アドレス演算器１５の入力を選択するＰ７セレク
タ１４で代用アドレスポインタ１６のＰ７Ｔを選択す
る。

【００３５】これにより、第２アドレス演算器１５を使
用しない場合、第２アドレス演算器１５の入力値の不要
な変化を無くし消費電力を低減することが出来る。

【００３６】以上のように図１のアドレス生成回路で
は、演算処理に時間を有する巡回アドレッシングを行う
場合は、複数のアドレスポインタ１０から１つのアドレ
スポインタを選択する出力セレクタ１１と演算結果をア
ドレスポインタに格納するための入力セレクタ１８及
び、容量負荷の大きいアドレス出力バス１３を経由しな
いで代用アドレスポインタ１６のＰ７Ｔに格納するた
め、演算処理を行い、結果を格納するのに要する時間を
短縮することが出来、マシンクロックの周波数を上げる
ことが出来る。

【００３７】第２アドレス演算器１５は、リバースキャ
リー演算器など他の構成の演算器でも可能であり、また
特殊なアドレス演算器を複数個設けた場合、各々に代用
アドレスポインタを設けることも可能であり、１つの代
用アドレスポインタを共用するようにしてもよい。

【００３８】また、アドレス演算以外の演算器に使用す
ることも考えられる。今後は更に大量のデータ処理のた
めに処理量の多いアドレス演算が必要となるため、本発
明の効果は大きくなると考えられる。

【００３９】

【発明の効果】以上のように、本発明は、演算処理に時
間を有するアドレス演算を行うための特定のアドレスポ
インタを更新した演算結果を前記特定のアドレスポイン
タに代わって格納する代用アドレスポインタを備えた構
成により、演算処理を行い結果を格納するのに要する時
間を短縮することが出来、アドレス生成回路の処理速度
を向上させることが出来る。

【図面の簡単な説明】

【図１】本発明に係るアドレス生成回路の構成例を示す
ブロック図

【図２】図１の第１アドレス演算器の構成例を示すブロ
ック図

【図３】図１の第２アドレス演算器の構成例を示すブロ
ック図

【図４】図１のアドレス生成回路の動作を示すフローチ
ャート

【符号の説明】

１０ アドレスポインタ １１ 出力セレクタ １２ 第１アドレス演算器 １３ アドレス出力バス １４ Ｐ７セレクタ １５ 第２アドレス演算器 １６ 代用アドレスポインタ １７ プロセッサバス １８ 入力セレクタ １９ 制御回路 ２０ 入力セレクタ制御信号 ２１ アドレスポインタライト信号 ２２ 出力セレクタ制御信号 ２３ 第１アドレス演算器制御信号 ２４ P７セレクト信号 ２５ 第２アドレス演算器制御信号 ２６ Ｐ７状態フラグ ３０ アドレス加算値 ３１ 加算器 ４０ アドレス加算値 ４１ 加算器 ４２ スタートアドレス ４３ 比較器 ４４ エンドアドレス ４５ セレクタ ＩＮＳＴ 命令

Claims (4)

【特許請求の範囲】
1. 【請求項１】データメモリのアドレスを格納するための
   複数のアドレスポインタと、前記複数のアドレスポイン
   タのアドレスを更新するための第１アドレス演算器と、
   前記複数のアドレスポインタのうち特定のアドレスポイ
   ンタを更新するための第２アドレス演算器と、前記第２
   アドレス演算器の演算結果を前記特定のアドレスポイン
   タに代わって格納する代用アドレスポインタと、前記ア
   ドレスポインタ及び前記代用アドレスポインタの読み出
   し、及び前記アドレスポインタ及び前記代用アドレスポ
   インタへの更新アドレスの書き込みを制御するための制
   御回路を備え、 前記制御回路は、前記特定のアドレスポインタと前記代
   用アドレスポインタのどちらを読み出す、もしくはどち
   らに書き込むかを制御するために、どちらのアドレスポ
   インタを使用しているかの状態を記憶するためのフラグ
   レジスタを有することを特徴とするアドレス生成回路。
2. 【請求項２】第２アドレス演算器は、第１アドレス演算
   器よりも演算処理に時間を有することを特徴とする請求
   項１記載のアドレス生成回路。
3. 【請求項３】制御回路は、第２アドレス演算器の演算結
   果を代用アドレスポインタに格納するだけでなく、前記
   代用アドレスポインタから複数のアドレスポインタのア
   ドレスを更新するための第１アドレス演算器での演算を
   実行し、演算結果を前記特定のアドレスポインタに格納
   することを特徴とする請求項１記載のアドレス生成回
   路。
4. 【請求項４】第１アドレス演算器で演算処理を行う場
   合、第２アドレス演算器の入力に代用アドレスポインタ
   の値を入力することを特徴とする請求項１記載のアドレ
   ス生成回路。