JPH0793128A - データ格納装置 - Google Patents
データ格納装置Info
- Publication number
- JPH0793128A JPH0793128A JP5236192A JP23619293A JPH0793128A JP H0793128 A JPH0793128 A JP H0793128A JP 5236192 A JP5236192 A JP 5236192A JP 23619293 A JP23619293 A JP 23619293A JP H0793128 A JPH0793128 A JP H0793128A
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- JP
- Japan
- Prior art keywords
- data
- registers
- register
- signal
- constant
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- Pending
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Abstract
(57)【要約】
【目的】 データ格納を高速化したデータ格納装置を提
供する。 【構成】 多ビット長で一定ビットごとに書き込み可能
なレジスタを構成する一定ビット長のレジスタ１５〜１
８の入力端に、外部バス２１のデータと定数発生装置１
９の出力とを選択できるセレクタ２２〜２５をそれぞれ
接続した。レジスタ１５〜１８への書き込みをモード信
号３０の値に応じて、書き込み制御装置３９で制御する
ことにより、レジスタ１５〜１８のうちの任意のレジス
タにデータを格納すると同時に、その他のレジスタにも
外部バス２１のデータあるいは定数データを格納する。
供する。 【構成】 多ビット長で一定ビットごとに書き込み可能
なレジスタを構成する一定ビット長のレジスタ１５〜１
８の入力端に、外部バス２１のデータと定数発生装置１
９の出力とを選択できるセレクタ２２〜２５をそれぞれ
接続した。レジスタ１５〜１８への書き込みをモード信
号３０の値に応じて、書き込み制御装置３９で制御する
ことにより、レジスタ１５〜１８のうちの任意のレジス
タにデータを格納すると同時に、その他のレジスタにも
外部バス２１のデータあるいは定数データを格納する。
Description
【０００１】
【産業上の利用分野】本発明は、高速でデータ格納でき
るデータ格納装置に関するものである。
るデータ格納装置に関するものである。
【０００２】
【従来の技術】以下、従来の技術について図面を参照し
ながら説明する。
ながら説明する。
【０００３】図２は従来のデータ格納装置の構成を示す
ブロック図である。図２において、１〜４は多ビット長
レジスタを構成する各々一定ビット長のレジスタであ
る。５〜８はそれぞれ前記レジスタ１〜４へのライトア
クセス信号である。９は書き込み制御装置である。１０
〜１３はそれぞれ前記レジスタ１〜４へのイネーブル信
号である。１４は外部バスである。
ブロック図である。図２において、１〜４は多ビット長
レジスタを構成する各々一定ビット長のレジスタであ
る。５〜８はそれぞれ前記レジスタ１〜４へのライトア
クセス信号である。９は書き込み制御装置である。１０
〜１３はそれぞれ前記レジスタ１〜４へのイネーブル信
号である。１４は外部バスである。
【０００４】まず、レジスタ１に対する転送命令が実行
されると、ライトアクセス信号５がＨ（ハイ）レベルと
なり、書き込み制御装置９によりライトアクセス信号５
に対応するイネーブル信号１０がＨレベルとなって、外
部バス１４のデータがレジスタ１に格納される。
されると、ライトアクセス信号５がＨ（ハイ）レベルと
なり、書き込み制御装置９によりライトアクセス信号５
に対応するイネーブル信号１０がＨレベルとなって、外
部バス１４のデータがレジスタ１に格納される。
【０００５】
【発明が解決しようとする課題】しかしながら前記従来
の構成では、演算対象オペランドとして浮動小数点の倍
精度といった多バイト長データをビット幅の小さなバス
で扱う場合には、一つの多バイト長データをレジスタに
格納するために複数回の転送命令を実行しなければなら
ず、使用頻度の高い定数をセットする場合にも、相当数
の転送命令を実行しなければならないという課題があっ
た。
の構成では、演算対象オペランドとして浮動小数点の倍
精度といった多バイト長データをビット幅の小さなバス
で扱う場合には、一つの多バイト長データをレジスタに
格納するために複数回の転送命令を実行しなければなら
ず、使用頻度の高い定数をセットする場合にも、相当数
の転送命令を実行しなければならないという課題があっ
た。
【０００６】本発明は、前記従来の課題を解決するもの
で、データ格納を高速に行なうことができるデータ格納
装置を提供することを目的とする。
で、データ格納を高速に行なうことができるデータ格納
装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に本発明のデータ格納装置は、以下のような構成を有し
ている。すなわち、多ビット長で一定ビット毎に書き込
み可能な複数のレジスタと、定数を出力する定数発生装
置と、前記レジスタの一定ビットごとの入力として前記
定数発生装置の出力と外部バスのデータとを選択するセ
レクタと、前記レジスタへのライトアクセス信号とモー
ド信号とから前記レジスタへのイネーブル信号と前記セ
レクタの制御信号とを生成する書き込み制御装置と、を
備え、任意のレジスタにデータを格納すると同時に、そ
の他のレジスタにも外部バスからのデータあるいは定数
データを格納することにより、高速にデータ転送を行な
うことを特徴とする。
に本発明のデータ格納装置は、以下のような構成を有し
ている。すなわち、多ビット長で一定ビット毎に書き込
み可能な複数のレジスタと、定数を出力する定数発生装
置と、前記レジスタの一定ビットごとの入力として前記
定数発生装置の出力と外部バスのデータとを選択するセ
レクタと、前記レジスタへのライトアクセス信号とモー
ド信号とから前記レジスタへのイネーブル信号と前記セ
レクタの制御信号とを生成する書き込み制御装置と、を
備え、任意のレジスタにデータを格納すると同時に、そ
の他のレジスタにも外部バスからのデータあるいは定数
データを格納することにより、高速にデータ転送を行な
うことを特徴とする。
【０００８】
【作用】前記構成により、任意のレジスタにデータを格
納すると同時に、その他のレジスタにも外部バスからの
データあるいは定数データを格納することにより、デー
タ転送命令による命令サイクルを削減することができ
る。
納すると同時に、その他のレジスタにも外部バスからの
データあるいは定数データを格納することにより、デー
タ転送命令による命令サイクルを削減することができ
る。
【０００９】
【実施例】以下、本発明の一実施例のデータ格納装置に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００１０】図１は本実施例の構成を示すブロック図で
ある。図１において、１５〜１８は６４ビットのレジス
タを構成する１６ビットデータ格納レジスタである。１
９は定数発生装置である。２０は前記定数発生装置１９
を制御する定数制御信号である。２１は１６ビット外部
バスである。２２〜２５はセレクタである。２６〜２９
はそれぞれ前記レジスタ１５〜１８へのライトアクセス
信号である。３０は２ビット長モード信号である。３１
〜３４はそれぞれ前記レジスタ１５〜１８へのイネーブ
ル信号である。３５〜３８はそれぞれ前記セレクタ２２
〜２５へのセレクト信号である。３９は書き込み制御装
置である。
ある。図１において、１５〜１８は６４ビットのレジス
タを構成する１６ビットデータ格納レジスタである。１
９は定数発生装置である。２０は前記定数発生装置１９
を制御する定数制御信号である。２１は１６ビット外部
バスである。２２〜２５はセレクタである。２６〜２９
はそれぞれ前記レジスタ１５〜１８へのライトアクセス
信号である。３０は２ビット長モード信号である。３１
〜３４はそれぞれ前記レジスタ１５〜１８へのイネーブ
ル信号である。３５〜３８はそれぞれ前記セレクタ２２
〜２５へのセレクト信号である。３９は書き込み制御装
置である。
【００１１】本実施例のデータ格納装置において、定数
発生装置１９は定数制御信号２０がＨレベルのときには
全ビット１を、また、定数制御信号２０がＬ（ロー）レ
ベルのときには全ビット０を出力する。セレクタ２２〜
２５は、それぞれのセレクト信号３５〜３８がＨレベル
のときには定数発生装置１９の出力を、また、Ｌレベル
のときには外部バス２１の値を選択する。
発生装置１９は定数制御信号２０がＨレベルのときには
全ビット１を、また、定数制御信号２０がＬ（ロー）レ
ベルのときには全ビット０を出力する。セレクタ２２〜
２５は、それぞれのセレクト信号３５〜３８がＨレベル
のときには定数発生装置１９の出力を、また、Ｌレベル
のときには外部バス２１の値を選択する。
【００１２】書き込み制御装置３９は、まずモード信号
３０がｈ２の場合には、任意のライトアクセス信号たと
えばライトアクセス信号２６がＨレベルになると、イネ
ーブル信号３１〜３４がすべてＨレベルとなり、セレク
ト信号３５〜３８がすべてＬレベルとなる。
３０がｈ２の場合には、任意のライトアクセス信号たと
えばライトアクセス信号２６がＨレベルになると、イネ
ーブル信号３１〜３４がすべてＨレベルとなり、セレク
ト信号３５〜３８がすべてＬレベルとなる。
【００１３】次にモード信号３０がｈ１の場合には、任
意のライトアクセス信号たとえばライトアクセス信号２
６がＨレベルになると、イネーブル信号３１〜３４がす
べてＨレベルとなり、セレクト信号３５〜３８のうちラ
イトアクセス信号２６に対応するセレクト信号３５のみ
がＬレベル、その他のセレクト信号３６〜３８がＨレベ
ルとなる。
意のライトアクセス信号たとえばライトアクセス信号２
６がＨレベルになると、イネーブル信号３１〜３４がす
べてＨレベルとなり、セレクト信号３５〜３８のうちラ
イトアクセス信号２６に対応するセレクト信号３５のみ
がＬレベル、その他のセレクト信号３６〜３８がＨレベ
ルとなる。
【００１４】次にモード信号３０がｈ０の場合には、任
意のライトアクセス信号たとえばライトアクセス信号２
６がＨレベルになると、イネーブル信号３１〜３４のう
ちライトアクセス信号２６に対応するイネーブル信号３
１のみがＨレベルとなり、その他のイネーブル信号３２
〜３４はＬレベルとなる。セレクト信号３５〜３８はす
べてＬレベルとなる。
意のライトアクセス信号たとえばライトアクセス信号２
６がＨレベルになると、イネーブル信号３１〜３４のう
ちライトアクセス信号２６に対応するイネーブル信号３
１のみがＨレベルとなり、その他のイネーブル信号３２
〜３４はＬレベルとなる。セレクト信号３５〜３８はす
べてＬレベルとなる。
【００１５】まずモード信号３０がｈ０のときの動作に
ついて説明する。任意のレジスタたとえばレジスタ１５
に対して転送命令が実行されると、ライトアクセス信号
２６がＨレベルとなる。書き込み制御装置３９により書
き込みイネーブル信号３１のみがＨレベルとなり、書き
込みイネーブル信号３２〜３４およびセレクト信号３５
〜３８はすべてＬレベルとなる。セレクタ２２は外部バ
ス２１の値を選択し、レジスタ１５に外部バス２１の値
が格納される。
ついて説明する。任意のレジスタたとえばレジスタ１５
に対して転送命令が実行されると、ライトアクセス信号
２６がＨレベルとなる。書き込み制御装置３９により書
き込みイネーブル信号３１のみがＨレベルとなり、書き
込みイネーブル信号３２〜３４およびセレクト信号３５
〜３８はすべてＬレベルとなる。セレクタ２２は外部バ
ス２１の値を選択し、レジスタ１５に外部バス２１の値
が格納される。
【００１６】次にモード信号３０がｈ１のときの動作に
ついて説明する。任意のレジスタたとえばレジスタ１５
に対して転送命令が実行されると、ライトアクセス信号
２６がアサートされる。書き込み制御装置３９により書
き込みイネーブル信号３１〜３４すべてがＨレベルとな
り、レジスタ１５〜１８すべてに書き込みが行なわれ
る。セレクト信号３５〜３８のうちセレクト信号３５の
みがＬレベル、その他のセレクト信号３６〜３８がＨレ
ベルとなり、レジスタ１５には外部バスの値が、レジス
タ１６〜１８には定数がそれぞれ格納される。
ついて説明する。任意のレジスタたとえばレジスタ１５
に対して転送命令が実行されると、ライトアクセス信号
２６がアサートされる。書き込み制御装置３９により書
き込みイネーブル信号３１〜３４すべてがＨレベルとな
り、レジスタ１５〜１８すべてに書き込みが行なわれ
る。セレクト信号３５〜３８のうちセレクト信号３５の
みがＬレベル、その他のセレクト信号３６〜３８がＨレ
ベルとなり、レジスタ１５には外部バスの値が、レジス
タ１６〜１８には定数がそれぞれ格納される。
【００１７】次にモード信号３０がｈ２のときの動作に
ついて説明する。任意のレジスタたとえばレジスタ１５
に対して転送命令が実行されると、ライトアクセス信号
２６がアサートされる。書き込み制御装置３９により書
き込みイネーブル信号３１〜３４すべてがＨレベルとな
り、レジスタ１５〜１８すべてに書き込みが行われる。
セレクト信号３５〜３８はすべてＬレベルとなり、全レ
ジスタ１５〜１８に外部バス２１からのデータが格納さ
れる。一例として６４ビットデータ“ｈＦＦＦＦＦＦ０
０”といった値を格納する場合、定数制御信号２０を
Ｈ、モード信号３０をＨとすれば、レジスタ１５への
“Ｈ００”を転送する命令１回を実行するだけで実現で
きる。
ついて説明する。任意のレジスタたとえばレジスタ１５
に対して転送命令が実行されると、ライトアクセス信号
２６がアサートされる。書き込み制御装置３９により書
き込みイネーブル信号３１〜３４すべてがＨレベルとな
り、レジスタ１５〜１８すべてに書き込みが行われる。
セレクト信号３５〜３８はすべてＬレベルとなり、全レ
ジスタ１５〜１８に外部バス２１からのデータが格納さ
れる。一例として６４ビットデータ“ｈＦＦＦＦＦＦ０
０”といった値を格納する場合、定数制御信号２０を
Ｈ、モード信号３０をＨとすれば、レジスタ１５への
“Ｈ００”を転送する命令１回を実行するだけで実現で
きる。
【００１８】以上のように本実施例によれば、任意のレ
ジスタにデータを格納すると同時に、その他のレジスタ
にも外部バスからのデータあるいは定数データを格納す
ることにより、高速にデータ転送を行なうことができ
る。
ジスタにデータを格納すると同時に、その他のレジスタ
にも外部バスからのデータあるいは定数データを格納す
ることにより、高速にデータ転送を行なうことができ
る。
【００１９】
【発明の効果】本発明は、任意のレジスタにデータを格
納すると同時に、その他のレジスタにも外部バスからの
データあるいは定数データを格納することにより、高速
にデータ転送を行なうことができる優れたシステムを実
現できるものである。
納すると同時に、その他のレジスタにも外部バスからの
データあるいは定数データを格納することにより、高速
にデータ転送を行なうことができる優れたシステムを実
現できるものである。
【図１】本発明の一実施例のデータ格納装置の回路図
【図２】従来のデータ格納装置の回路図
１５〜１８ １６ビットデータ格納レジスタ １９ 定数発生装置 ２０ 定数制御信号 ２１ １６ビット外部バス ２２〜２５ セレクタ ２６〜２９ ライトアクセス信号 ３０ ２ビット長モード信号 ３１〜３４ イネーブル信号 ３５〜３８ セレクト信号 ３９ 書き込み制御装置
Claims (1)
- 【請求項１】 多ビット長で一定ビット毎に書き込み可
能な複数のレジスタと、定数を出力する定数発生装置
と、前記レジスタの一定ビットごとの入力として前記定
数発生装置の出力と外部バスのデータとを選択するセレ
クタと、前記レジスタへのライトアクセス信号とモード
信号とから前記レジスタへのイネーブル信号と前記セレ
クタの制御信号とを生成する書き込み制御装置とを備え
たことを特徴とするデータ格納装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5236192A JPH0793128A (ja) | 1993-09-22 | 1993-09-22 | データ格納装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5236192A JPH0793128A (ja) | 1993-09-22 | 1993-09-22 | データ格納装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793128A true JPH0793128A (ja) | 1995-04-07 |
Family
ID=16997147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5236192A Pending JPH0793128A (ja) | 1993-09-22 | 1993-09-22 | データ格納装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793128A (ja) |
-
1993
- 1993-09-22 JP JP5236192A patent/JPH0793128A/ja active Pending
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