JPH01273132A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特に同一処理の繰
返しを高速に実行することが要求されるディジタル信号
処理等の分野に適したキャッシュメモリ内蔵のマイクロ
プロセ身すに関するものである。

〔従来の技術〕

ディジタル信号処理システムを実現するにあたっては、
マイクロプロセッサにより実現する方法と、布線論理に
より実現する方法の２通シがあるが、信号処理アルゴリ
ズムに適したアー痔テクチャの開発と、ＬＳＩ技術の発
達によるマイクロプロセッサの処理速度の向上に伴い、
マイクロプロセッサによりディジタル信号処理システム
を実現する場合が増加しつつある。

特に、最近は処理内容の複雑化に伴い、プログラム容量
がマイクロプロセッサに内蔵されるメモリ容量を超える
という事態も生じて来ている。この場合、プログラムは
マイクロプロセッサの外部メモリに格納されることにな
るが、通常外部メモリのアクセスには、内部メモリと比
較してより多くの時間を必要とする。従って、外部メモ
リにプログラムを格納する場合、各命令の実行毎に外部
メモリをアクセスしていたのでは、全体の処理速度が大
幅に低下することＫなる。

これに対する従来の技術ｆｔ、　ｔｍ面を用いて説明す
る。第４図は従来例のブロック図である。第４図におい
て、４０１はプログラムカウンタ、４０２はキャッシュ
メモリ、４０３はプログラムカウンタ４０１の内容に対
応する命令がキャッシュメモリ４０２内に存在するかど
うかを検出するデコーダ％　４０４はデコーダ４０３　
Ｋおける検出結果に応じて行なわれる外部メモリからキ
ャッシュメモリ４０２へのプログラムの転送に対してア
ドレス指定を行なうアドレス生成回路、４０５はアドレ
ス生成回路４０４の出力を外部メモリに出力するアドレ
スバッファ、４０６は外部メモリからキャッシュメモリ
４０２へ転送される命令を一旦保持する命令バッファ、
４０７はキャッシュメモリ４０２に格納されている命令
が実行される時にフェッチされる命令レジスタ、４０８
はデコーダ４０３における検出結果に応じてプログラム
カウンタ４０１の内容とアドレス生成回路４０４により
指定されるアドレスのいずれか一方を選択してキャッシ
ュメモリ４０２に与えるセレクタである。なお、キャッ
シュメモリ４０２のワード数は２　、外部メモリのワー
ド数は２　、プログラムカウンタ４０１及びアドレス生
成回路４０４の出力のビット数はｎとし、セレクタ４０
８はプログラムカウンタ４０１及びアドレス生成回路４
０４の出力の下位ｍビットを選択するものとする。ただ
しｍ１ｎはいずれも１以上の整数でｍ　（ｎとする。

一方、処理内容は第５図に示すようなものとする。第５
図（ａ）はリアルタイム信号処理の一般的なモデルでア
シ、一定のサンプリングレートＴで入力されるデータに
対して同一の処理が繰返される。

さらに、各入力データに対する処理は、第５図（ｂ）に
示すようにシーケンシャルに実行される処理１〜４から
構成されているものとする。なお、処理１〜４に対応す
るプログラム１〜４の容量はそれぞれ２ｍ以下でアリ、
処理全体に対応するプログラム容量は　２ｆｆｌより大
きく、かつ　２ｎ以下であるものとする。また、処理１
〜４に要する時間ｆｔＴｔ〜′ｌ゛４とし、プログラム
１〜４を外部メモリからキャッシュメモリ４０２へ転送
するのに要する時間ＩＴＬＩ〜ＴＬ４とする。また、処
理１〜４に対応するプログラムは、第５図（Ｃ）に示す
ように１外部メモリに格納されているものとする。ただ
し、１％Ｔｌ−Ｔ４、ＴＬ１〜ＴＬ４はいずれも正の実
数とし、ＴＬｉ＜Ｔｊ　（ｌ　ｔ　ｊ＝ｌ　ｔ　２　ｐ
　３　ｔ　４）とする。

次に、従来例の動作について説明する。

まず、１つの入力データが与えられた時点で、キャッシ
ュメモリ４０２にはプログラム１がすでに格納されてい
るものとする。そして、この入力データによりブログラ
ムｌを開始する。プログラム１を実行中は、セレクタ４
０８はプログラムカウンタ４０１の内容を選択し、これ
に応じてキャッシュメモリ４０２から取出した命令を命
令レジスタ４０７に保持する。デコーダ４０３はプログ
ラムカウンタ４０１の内容に対するデコードを逐−行な
うが、プログラム１が終了してプログラム２に対応する
値をプログラムカウンタ４０１が示した時点で、デコー
ダ４０３は実行すべき命令がキャッシュメモリ４０２内
に存在しないことを検出する。その結果、外部メモリか
らキャッシュメモリ４０２へのプログラム２の転送を開
始し、アドレス生成回路４０４において生成されるアド
レスがセレクタ４０８において選択されるとともに、ア
ドレスバッファ４０５を通じて外部メモリに出力される
。そして、プログラム２が外部メモリから命令バッファ
４０６を通じてキャッシュメモリ４０２へ転送される。

次に、キャッシュメモリ４０２へのプログラム２の転送
が終了した時点で、プログラム２を開始する。以下、同
様にプログラム２〜４を実行していく。そして、最後に
プログラム４の実行が終了した時点で、再びプログラム
１が外部メモリからキャッシュメモリ４０２へ転送され
て次の入力データが与えられるのを待つ。

以上説明した従来例の動作を第６図（ａ）に示す。

第６図（ａ）よ）明らかなように、リアルタイム信号処
理が成立するためには、プログラム１〜４の転送及び実
行が時間Ｔ以内にすべて終了しなければならない。すな
わち、 （Ｔｔ　十Ｔ、＋Ｔ３＋’ｌ’４）＋ （ＴＬｔ　＋ＴＬ１２　＋ＴＬ１　＋ＴＬ４　）（千・
・・・・・・（１）が成立することが必要である。

特に、（１）式の第１項（ＴＩ　＋Ｔ２　＋Ｔ３　＋Ｔ
４　）が実質的な処理時間であるのに対して、第２項（
ＴＬ。

＋ＴＬ２＋ＴＬ３＋’ｌ’Ｌ４　）はプログラムの転送
から生じるオーバーヘッドである。一般に、キャッシュ
メモリ方式では、十分なフィツト率が保障されているの
で、このオーバーヘッドはあま）問題にはならない。し
かし、処理速度が特に要求されるディジタル信号処理の
分野においては、このオーバーヘッドも問題になってく
る。

〔発明が解決しようとする課題〕

上述した従来のマイクロプロセッサは、１つずつキャッ
シュメモリ上に展開されて実行される複数のプログラム
が繰返し実行される処理に対し、キャッシュメモリ上の
１つのプログラムの実行終了後、次のプログラムのキャ
ッシュメモリへの転送の終了を待って処理を再開するの
で全体の処理時間の増加を招くという欠点がある。

本発明の目的は、複数めキャッシュメモリを用意してプ
ログラムの実行と外部メモリからのプログラムの転送を
同時に行なうことによ）、プログラムの転送により生じ
るオーバーヘッドを回避して処理時間の短縮を図ること
ができるマイクロプロセッサを提供する事にある。

〔課題を解決するだめの手段〕

本発明のマイクロプロセッサの構成は、内蔵するキャッ
シュメモリにプログラムを展開した後実行するマイクロ
プロセッサにおいて、その内蔵する複数のキャッシュメ
モリからプログラムの実行の対象となる第１のキャッシ
ュメモリとプログラムの展開の対象となる第２のキャッ
シュメモリとを指定する７リツプフロツプと、このフリ
ップフロップの状態に従い前記複数のキャッシュメモリ
から前記第１のキャッシュメモリを選択してプログラム
カウンタの内容を与える第１のスイッチと、前記７リツ
プフロツプの状態に従い前記複数のキャッシュメモリか
ら前記第１のキャッシュメモリを選択して前記プログラ
ムカウンタの内容に対応する命令を取出して命令レジス
タに与えるセレクタと、前記第２のキャッシュメモリへ
のプログラムの展開に対するアドレス生成回路と、前記
クリップ７０ツブの状態に従い前記複数のキャッシェメ
毎りから前記第２のキャッシュメモリを選択して前記ア
ドレス生成回路において生成されるアドレスを与える第
２のスイッチと、前記フリップフロップの状態に従い前
記複数のキャッシュメモリから前記第２のキャッシュメ
モリを選択して前記アドレス生成回路において生成され
るアドレスに対応して外部メモリより転送されてくる命
令を与える第３のスイッチとを含んで構成される事を特
徴とする。

〔実施例〕

次に、本発明について口面を参照して説明する。

第１図は本発明の第１の実施例のブロック図であり、１
０１はプログラムカウンタ、１０２，１０３はキャッシ
ュメモ！Ｊ、１０４は後述する制御回路１１２により状
態が設定される７リツプフロツプ、１０５は後述する制
御回路１１２において生成されるアドレスを外部メモリ
に出力するアドレスバッファ、１０６は外部メモリから
構成される装置を−旦保持する命令バッファ、１０７は
フリップフロップ１０４の状態に従いプログラムカウン
タ１０１の内容をキャッシュメモリ１０２，１０３のい
ずれか一方に対して与えるスイッチ、１０８は７リツプ
フロツプ１０４の状態に従い後述する制御回路１１２に
おいて生成されるアドレスをキャッシェメモＩＪ１０２
，１０３のいずれか一方に対して与えるスイッチ、１０
９はフリップフロップ１０４の状態に従い命令バッファ
１０６の内容をキャッシュメモリ１０２，１０３のいず
れか一方に対して与えるスイッチ、１１０は命令レジス
タ、１１１はフリップフロップ１０４の状態に従いキャ
ッシュメモリ１０２，１０３の出力のいずれか一方を選
択して命令レジスタ１１０に格納するセレクタ、１１２
は命令レジスタ１１０の内容が後述する命令人であるこ
とを検出し、フリップフロップ１０４の状態設定を行な
うとともに、外部メモリからキャッシュメモリ１０２，
１０３のいずれか一方へのプログラムの転送に対してア
ドレス生成を行なう制御回路である。

第２図（ａ）は制御回路１１２のブロック図でちゃ。

１１２１は命令レジスタ１１０の内容が後述する命令Ａ
であることを検出するデコーダ、１１２２はデコーダ１
１２１において検出される命令Ａに対してその内容を保
持するラッチ、１１２３はデコーダ１１２１において検
出される命令人に対して外部メモリからキャッシュメモ
１Ｊ１０２，１０３のいずれか一方へのプログラムの転
送に際してアドレス生成を行なうカウンタ、１１２４は
ラッチ１１２２の内容を上位ビットとして、またカウン
タ１１２３の内容を下位ビットとして格納するレジスタ
である。

なお、キャッシュメモリ１０２，１０３のワード数は２
ｍ１外部メモリのワード数は２ｒ１１　プログラムカウ
ンタ１０１及びレジスタ１１２４０ビツト数はｎｌ　カ
ウンタ１１２３のビット数はｍｌ　ラッチ１１２２のビ
ット数はｎ−ｍとし、スイッチ１０７はプログラムカウ
ンタ１０１の下位ｍビットを出力し、スイッチ１０８は
レジスタ１１２４の下位ｍビットを出力するものとする
ただしｍ、ｎはいずれも１以上の整数でｍ（ｎとする。

第１表に７リツプフロツプ１０４の状態に対するキャッ
シュメモリ１０２，１０３、スイッチ１０７〜１０９、
及びセレクタ１１１のより詳細な動作を示す。

さらに、命令レジスタ１１０に格納される命令の中には
、以下の指定が同時に可能な命令人が含まれるものとす
る。

（１）　　フリップフロップ１０４の状態の反転指定（
２）新たに開始される外部メモリからキャッシエメモ１
７１０２，１０３のいずれか一方へのプログラムの転送
について、その対象となる外部メモリの範囲の指定 第２図（ｂ）に命令Ａのフィールド構成を示す。このう
ち、（１）の指定をフィールド１において行なう。

また（２）の指定をｎ−ｍビットのフィールド２におい
て行なう。すなわち、プログラムの転送はフィールド２
の内容をアドレスの上位ｎ　−ｍビットとする外部メモ
リ領域に対して行なわれる。

一方、処理するべき内容については、従来技術と同様に
第５図に示すものを考える。第５図（ａ）はリアルタイ
ム信号処理の一般的なモデルでアシ、一定のサンプリン
グレートＴで入力されるデータに対して同一の処理が繰
返される。さらに、各入力データに対する処理は、第５
図（ｂ）に示すようにシーケンシャルに実行される処理
１〜４から構成されているものとする。なお、処理１〜
４に対応するプログラム１〜４の容量は、それぞれ２ｍ
以下であり、処理全体に対応するプログラム容量は、２
ｍより大きく、かつ　２ｒｌ以下であるものとする。ま
た、処理１〜４に要する時間をＴ１〜Ｔ４とし、プログ
ラム１〜４を外部メモリからキャッシュメモ１Ｊ１０２
または１０３へ転送するのに要する時間’ｋ　Ｔ　Ｌ　
ｔ〜ＴＬ４とする。また、処理１〜４に対応するプログ
ラムは、第５図（ｃ）Ｋ示すように外部メモリに格納さ
れているものとする。特に、プログラム１〜４の末尾に
は命令人が配置されており、各命令Ａのフィールド２は
、次に実行すべきプログラムに対応しているものとする
。ただし。

Ｔ、Ｔｔ〜Ｔ、、ＴＬ、〜ＴＬ４はいずれも正の実数と
し、’ｒＬｔ＜Ｔｊ（ｉ、ｊ＝ｉ、ｚ、３，４）とする
。

次に、本実施例の動作について説明する。

まず、１つの入力データに着目する。その直前に与えら
れた入力データに対する処理は、プログラム４の末尾に
配置された命令人の実行でもって終了する。この時点で
、キャッシュメモリ１０２にはプログラム１がすでに格
納されておシ、また、命令人の実行によりフリップフロ
ップ１０４の状態は１０”になったとする。命令人のフ
ィールド２において、プログラム２が格納されている外
部メモリ領域を指定することにより、外部メモリめ＼ら
キャッシュメモリ１０３へのプログラム２の転送が開始
される。この時、スイッチ１０８はレジスタ１１２４の
内容をキャッシュメモリ１０３に出力し、スイッチ１０
９では、レジスタ１１２４の内容に従い外部メモリより
命令バッファに転送された命令をキャッシュメモリ１０
３に出力する。

さて、先に着目した入力データが与えられた時点でプロ
グラム１を開始する。プログラム１を実行中は、スイッ
チ１０７はプログラムカウンタ１０１の内容をキャッシ
ェメ篭り１０２に与え、セレクタ１１１ではキャッシュ
メモリ１０２から取出された命令を選択して命令レジス
タ１１０に格納する。デコーダ１１２１は命令レジスタ
１１０の内容に対するデコードを逐−行なうが、プログ
ラム１の末尾に配置された命令人を検出することにより
フリップフロップ１０４の状態を＠１”に変更する。一
方、ＴＬｚ＜Ｔｔより、この時点で外部メモリからキャ
ッシュメモリ１０３へのプログラム２の転送は終了して
いる。

７リツプフロツプ１０４の状態が＠１ｍに変更された時
点で、今度はキャッジ為メモ１Ｊ１０３に格納されたプ
ログラム２の実行と、外部メモリからキャッシュメモリ
１０２へのプログラム３の転送を開始する。これらの動
作は、先のプログラム１の実行及びプログラム２の転送
と比較して、スイッチ１０７，１０８，１０９．セレク
タ１１１０機能が逆になる。以下同様に１プログラム３
の実行及びプログラム４の転送、プログラム４の実行及
びプログラムｌの転送を続けていくことＫより所望の処
理を実現することができる。

以上説明した本実施例の動作を第６図（ｂ）に示す。

第６図（ｂ）より明らかなように、本実施例においては
、リアルタイム信号処理が成立するためには。

プログラム１〜４の実行が時間Ｔ以内にすべて終了すれ
ばよい。すなわち、 Ｔｌ　＋　Ｔｚ　＋　Ｔ３　＋　Ｔ４　＜　Ｔ　　　・
・・・・・・・・・・・・・・・・・（２）が成立する
ことが必要である。このように１本実施例では、プログ
ラムの転送から生じるオーバーヘッドを回避することが
可能であシ、処理速度が特に！！求されるディジタル信
号処理の分野においては有効なものである。

次に、本発明の第２の実施例について図面を参照して説
明する。

第１図は本発明の第２の実施例のブロック図をも示すも
ので、第１の実施例と本実施例とでは、制御回路１１２
の構成方法が異なる。第３図は第２の実施例における制
御回路１１２のブロック図であ、ｉ９，３０１は命令レ
ジスタ１１０の内容が後述する命令Ｂであることを検出
するデコーダ、３０２はデコーダ３０１において命令Ｂ
が検出される毎にカウントアツプされるカウンタ、　３
０３はデコーダ３０１において検出される命令Ｂに対し
て外部メモリからキャッシュメモリ１０２，１０３のい
ずれか一方へのプログラムの転送に際してアドレス生成
を行なうカウンタ、３０４はカウンタ３０２によりアド
レス指定されるメモリ、　３０５社メモリ３０４の出力
を上位ビットとして、またカウンタ３０３の内容を下位
ビットとして格納するレジスタである。なお、レジスタ
３０５のビット数はｎ１カウンタ３０３のビット数はｍ
１カウンタ３０２のビット数は２、メモリ３０４のワー
ド数は４、メモリ３０４の１ワードのビット数はｎ　−
ｍとする。他の構成要素のビット数、あるいは、ワード
数は第１の実施例と同一である。ただし％　”　Ｔ　ｎ
はいずれも１以上の整数でｍ　（ｎとする。また、命令
レジスタ１１０に格納される命令の中には、フリップフ
ロップ１０４の状態の反転拓定が可能な命令Ｂが含まれ
るものとする。

一方、処理するべき内容については、第１の実施例と同
じである。特に、プログラム１〜４の末尾には、命令Ｂ
が配置されているものとする。また、処理の開始に先立
ち、メモリ３０４にはプログラム１〜４が格納されてい
る外部メモリ領域のアドレスの上位ｎ−ｍビットを格納
しておく。その結果、カウンタ３０２の内容により転送
するべきプログラムが決定する。

次に、本実施例の動作について説明する。

まず、１つの入力データに着目する。その直前に与えら
れた入力データに対する処理は、プログラム４の末尾に
配置された命令Ｂの実行でもって終了する。この時点で
、キャッシュメモ＋７１０２にはプログラムｌがすでに
格納されているものとする。また、命令Ｂの実行により
フリップフロップ１０４の状態は１０”になシ、カウン
タ３０２の内容はプログラム２に対応するものとする。

そして、外部メモリからキャッシュメモリ１０３へのプ
ログラム２の転送が開始される。この時、スイッチ１０
８はレジスタ３０５の内容をキャッシュメモリ１０３に
出力し、スイッチ１０９ではレジスタ３０５の内容に従
い外部メモリより命令バッファに転送された命令をキャ
ッシュメモ！７１０３に出力する。

さて、先に着目し九人カデータが与えられた時点で、プ
ログラム１を開始する。プログラム１を実行中は、スイ
ッチ１０７はプログ２ムカウンタ１０１の内容をキャッ
シュメモリ１０２に与え。

セレクタ１１１ではキャッシュメモリ１０２から取出さ
れた命令を選択して命令レジスタ１１０に格納する。デ
コーダ３０１は、命令レジスタ１１０の内容に対するデ
コードを逐−行なうが、プログラムｌの末尾に配置され
た命令Ｂを検出することにより、フリップフロップ１０
４の状態を１１＃に変更する。一方、ＴＬｚ＜Ｔｔより
、この時点で、外部メモリからキャッシュメモリ１０３
へのプログラム２の転送は終了している。

フリップフロップ１０４の状態が１１”に変更された時
点で、今度ｉキャッジーメモ’）１０３に格納されたプ
ログラム２の実行と、外部メモリからキャッシュメモリ
１０２へのプログラム３の転送を開始する。これらの動
作は、先のプログラムｌの実行及びプログラム２の転送
と比較して、スイッチ１０７〜１０９、セレクタ１１１
０機能が逆になる。以下、同様に、プログラム３の実行
及びプログラム４の転送、プログラム４の実行及びプロ
グラム１の転送を続けていくことにより、所望の処理を
実現することができる。

〔発明の効果〕

以上説明したように本発明は、複数のキャッシュメモリ
を用意してプログラムの実行と外部メモリからのプログ
ラムの転送を同時に行なうことにより、プログラムの転
送により生じるオーバーヘッドを回避する事が出来るの
で、処理時間の短縮を図ることができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の第１及び第２の実施例を示すブロック
図、第２図は本発明の第１の実施例における第１図の制
御回路１１２の構成を示すブロック図、第３図は本発明
の第２の実施例における第１図の制御回路１１２の構成
を示すブロック図、第４図は従来例を示すブロック図、
第５図は従来例、第１及び第２の実施例において行なわ
れる処理の内容を示す図、第６図は従来例及び第１の実
施例の動作を示す図である。 １０１．４０１・・・プログラムカウンタ、１０２゜１
０３．４０２・・・キャッシュメモリ、１０４・・・フ
リツブ７０ツブ、１０５，４０５・・・アドレスバッフ
ァ、１０６，４０６・・・命令バッファ、１０７　ｐ−
１０９・・・スイッチ、１１０，４０７・・・命令レジ
スタ、１１１゜４０８・・・セレクタ、１１２・・・制
御回路、３０１゜４０３．１１２１・・・デコーダ、３
０２，３０３，１１２３・・・カウンタ％　３０４・・
・メモリ、３０５．１１２４・・・レジスタ、４０４・
・・アドレス生成回路、１１２２・・・ラッチ。 代理人　弁理士　　内　原　　　晋 第１図 （ｂ） 第　２　図 第３　図 （改）

Claims (1)

【特許請求の範囲】
1. 内蔵するキャッシュメモリにプログラムを展開した後実
   行するマイクロプロセッサにおいて、その内蔵する複数
   のキャッシュメモリからプログラムの実行の対象となる
   第１のキャッシュメモリとプログラムの展開の対象とな
   る第２のキャッシュメモリとを指定するフリップフロッ
   プと、このフリップフロップの状態に従い前記複数のキ
   ャッシュメモリから前記第１のキャッシュメモリを選択
   してプログラムカウンタの内容を与える第１のスイッチ
   と、前記フリップフロップの状態に従い前記複数のキャ
   ッシュメモリから前記第１のキャッシュメモリを選択し
   て前記プログラムカウンタの内容に対応する命令を取出
   して命令レジスタに与えるセレクタと、前記第２のキャ
   ッシュメモリへのプログラムの展開に対するアドレス生
   成回路と、前記フリップフロップの状態に従い前記複数
   のキャッシュメモリから前記第２のキャッシュメモリを
   選択して前記アドレス生成回路において生成されるアド
   レスを与える第２のスイッチと、前記フリップフロップ
   の状態に従い前記複数のキャッシュメモリから前記第２
   のキャッシュメモリを選択して前記アドレス生成回路に
   おいて生成されるアドレスに対応して外部メモリより転
   送されてくる命令を与える第３のスイッチとを含んで構
   成される事を特徴とするマイクロプロセッサ。