JPS623371A - ベクトルデ−タ処理装置 - Google Patents
ベクトルデ−タ処理装置Info
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- JPS623371A JPS623371A JP14172485A JP14172485A JPS623371A JP S623371 A JPS623371 A JP S623371A JP 14172485 A JP14172485 A JP 14172485A JP 14172485 A JP14172485 A JP 14172485A JP S623371 A JPS623371 A JP S623371A
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- G06F15/00—Digital computers in general; Data processing equipment in general
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- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ベクトルプロセッサ等におけるベクトルデー
タ処理装置に関し、特に制御ベクトルを格納するマスク
レジスタの制御をベクトルレジスタの制御回路により行
なう技術に関する。
タ処理装置に関し、特に制御ベクトルを格納するマスク
レジスタの制御をベクトルレジスタの制御回路により行
なう技術に関する。
従来のベクトルデータ処理装置は、第５図に示すような
構成となっていた。同図において、デー夕処理手段２０
０は順次入力されるＮ個のデータをＴクロツタ間で処理
した後、処理データをバス２０を通してベクトルレジス
タ２０３に出力する。ベクトルレジスタ制御回路２１１
はデータが前記データ処理手段２００に入力された後１
゛クロツク計数し、Ｎクロック間処理データの格納番地
を示すアドレスデータと書込み有効信号をベクトルレジ
スタ２０３に出力する。従ってベクトルレジスタ２０３
は、データ処理手段２００によって処理されたＮ個のデ
ータを指定された番地に格納する。
構成となっていた。同図において、デー夕処理手段２０
０は順次入力されるＮ個のデータをＴクロツタ間で処理
した後、処理データをバス２０を通してベクトルレジス
タ２０３に出力する。ベクトルレジスタ制御回路２１１
はデータが前記データ処理手段２００に入力された後１
゛クロツク計数し、Ｎクロック間処理データの格納番地
を示すアドレスデータと書込み有効信号をベクトルレジ
スタ２０３に出力する。従ってベクトルレジスタ２０３
は、データ処理手段２００によって処理されたＮ個のデ
ータを指定された番地に格納する。
他方、比較器２０１はベクトル長がＭの第１比較データ
と第２比較データを順次入力するとともに、比較モード
信号を入力し、データの入力からＳクロック後に、第１
比較データと第２比較データのＭ個の大小関係が比較モ
ード信号の指示する大小関係である場合には真を示すデ
ータを、また、他の場合は偽を示すデータを順次出力す
る。コンベアレジスタ制御回路２１０は前記比較器２０
１の出力データをコンベアレジスタ２０２に格納するた
め、比較器２０１へのデータの入力の開始よりＳクロッ
クを計数しその後Ｍクロック間書込み信号とアドレスデ
ータをコンベアレジスタ２０２に出力する。
と第２比較データを順次入力するとともに、比較モード
信号を入力し、データの入力からＳクロック後に、第１
比較データと第２比較データのＭ個の大小関係が比較モ
ード信号の指示する大小関係である場合には真を示すデ
ータを、また、他の場合は偽を示すデータを順次出力す
る。コンベアレジスタ制御回路２１０は前記比較器２０
１の出力データをコンベアレジスタ２０２に格納するた
め、比較器２０１へのデータの入力の開始よりＳクロッ
クを計数しその後Ｍクロック間書込み信号とアドレスデ
ータをコンベアレジスタ２０２に出力する。
コンベアレジスタ２０２は前記コンベアレジスタ制御９
回路２１０の制御により比較器２０１のＭ個の出力デー
タを格納し、格納している全てのデータをバス２２を通
して出力する。マスクレジスタ制御回路２１２は、比較
器２０１のデータの入力開始よりＭ＋Ｓクロフク間を計
数した後１クロック間だけ書込み有効信号をマスクレジ
スタ２０４に出力する。マスクレジスタ２０４はバス２
２によってコンベアレジスタ２０２と接続され、マスク
レジスタ制御回路２１２から出力される書込み有効信号
により格納を終了したコンベアレジスタ２０２の出力デ
ータを格納する。
回路２１０の制御により比較器２０１のＭ個の出力デー
タを格納し、格納している全てのデータをバス２２を通
して出力する。マスクレジスタ制御回路２１２は、比較
器２０１のデータの入力開始よりＭ＋Ｓクロフク間を計
数した後１クロック間だけ書込み有効信号をマスクレジ
スタ２０４に出力する。マスクレジスタ２０４はバス２
２によってコンベアレジスタ２０２と接続され、マスク
レジスタ制御回路２１２から出力される書込み有効信号
により格納を終了したコンベアレジスタ２０２の出力デ
ータを格納する。
第６図はデータ処理手段２００の処理データがベクトル
２０３に格納されるまでを示したタイムチャートである
。ここでは、入力データのベクトル長Ｎは５．データ処
理手段２００のデータ処理時間Ｔは３クロツク間、処理
された５個のデータはベクトル２０３の０番地から４番
地に順次格納されるものとしている。
２０３に格納されるまでを示したタイムチャートである
。ここでは、入力データのベクトル長Ｎは５．データ処
理手段２００のデータ処理時間Ｔは３クロツク間、処理
された５個のデータはベクトル２０３の０番地から４番
地に順次格納されるものとしている。
データ処理手段２００は５個のデータＡｏ 、Ａ＋ 。
Ａｚ 、Ａ）、Ａ４を順次入力し、３クロツクの処理時
間の後、５個の処理データａ、 ｌ ａｌ ＋ ａ
ｔ 。
間の後、５個の処理データａ、 ｌ ａｌ ＋ ａ
ｔ 。
ａ３．ａ、を順次出力する。ベクトルレジスタ制御回路
２１１はデータ処理手段２００の処理時間である３クロ
ツク間の計数後、書込み有効信号を５クロツク間出力す
ると同時に５個の処理データのアドレスデータを順次出
力する。従ってベクトルレジスタ２０３は、処理された
５個のデータａｌｌ＋ａｌ＋ａＺ＋ ａ３− ａ４
を、前記へクトルレジスク制御回路２１１の書込み有効
信号とアドレスデータにより番地０，１，２．３．４に
順次格納する。
２１１はデータ処理手段２００の処理時間である３クロ
ツク間の計数後、書込み有効信号を５クロツク間出力す
ると同時に５個の処理データのアドレスデータを順次出
力する。従ってベクトルレジスタ２０３は、処理された
５個のデータａｌｌ＋ａｌ＋ａＺ＋ ａ３− ａ４
を、前記へクトルレジスク制御回路２１１の書込み有効
信号とアドレスデータにより番地０，１，２．３．４に
順次格納する。
次に第７図は、比較器２０１の出力データがマスクレジ
スタ２０４に格納されるまでを示したタイムチャートで
ある。このタイムチャートは、比較器２０１がベクトル
長５の第１比較データＢｅ、Ｂｌ＋Ｂ２．Ｂ、、Ｂ、と
第２比較データＣｏ 、Ｃ＋ 。
スタ２０４に格納されるまでを示したタイムチャートで
ある。このタイムチャートは、比較器２０１がベクトル
長５の第１比較データＢｅ、Ｂｌ＋Ｂ２．Ｂ、、Ｂ、と
第２比較データＣｏ 、Ｃ＋ 。
Ｃ２，Ｃ，、Ｃ，及び比較モード信号を入力し、２クロ
ツクの比較時間を経たあと比較結果データＸｏ 、ＸＩ
、Ｘｚ 、Ｘ３ 、Ｘ４を出力する場合を示す。
ツクの比較時間を経たあと比較結果データＸｏ 、ＸＩ
、Ｘｚ 、Ｘ３ 、Ｘ４を出力する場合を示す。
比較器２０１はベクトル長が５の第１比較データと第２
比較データを順次入力するとともに比較モード信号も入
力する。この３種のデータを入力した比較器２０１は、
第１比較データと第２比較データの大小関係が比較モー
ド信号の指示す関係かどうかを比較し、真偽を示す結果
データＸｓ 、 ＸＩ 。
比較データを順次入力するとともに比較モード信号も入
力する。この３種のデータを入力した比較器２０１は、
第１比較データと第２比較データの大小関係が比較モー
ド信号の指示す関係かどうかを比較し、真偽を示す結果
データＸｓ 、 ＸＩ 。
Ｘｔ、Ｘｌ、ｘ４をデータの入力開始より３クロツク後
に順次出力する。コンベアレジスタ制御回路２１０は比
較器２０１のデータ入力開始後２クロツク計数し、５ク
ロック間書込み有効信号とアドレスデータをコンベアレ
ジスタ２０２に出力する。コンベアレジスタ２０２はコ
ンベアレジスタ制御回路２１０の制御により比較結果デ
ータＸｏ 、ＸＩ 、ＸｔＸ３．Ｘ４をそれぞれ番地０
． １． ２． ３． ４に格納する。そしてコンベア
レジスタ２０２は格納しテイバスべての内容をマスクレ
ジスタ２０４へバス２２を通して出力する。マスクレジ
スタ制御回路２１２は比較器２０１のデータ入力開始よ
り７クロツク間計数して比較結果データのコンベアレジ
スタ２０２への格納終了を検知し、次の１クロック間だ
け書込み有効信号をマスクレジスタ２０４に出力する。
に順次出力する。コンベアレジスタ制御回路２１０は比
較器２０１のデータ入力開始後２クロツク計数し、５ク
ロック間書込み有効信号とアドレスデータをコンベアレ
ジスタ２０２に出力する。コンベアレジスタ２０２はコ
ンベアレジスタ制御回路２１０の制御により比較結果デ
ータＸｏ 、ＸＩ 、ＸｔＸ３．Ｘ４をそれぞれ番地０
． １． ２． ３． ４に格納する。そしてコンベア
レジスタ２０２は格納しテイバスべての内容をマスクレ
ジスタ２０４へバス２２を通して出力する。マスクレジ
スタ制御回路２１２は比較器２０１のデータ入力開始よ
り７クロツク間計数して比較結果データのコンベアレジ
スタ２０２への格納終了を検知し、次の１クロック間だ
け書込み有効信号をマスクレジスタ２０４に出力する。
マスクレジスタ２０４は前記マスクレジスタ制御回路２
１２の制御によりコンベアレジスタ２０２の格納データ
Ｘｏ 、Ｘ＋ 、Ｘｚ 、Ｘｓ 、Ｘａを格納すること
ができる。
１２の制御によりコンベアレジスタ２０２の格納データ
Ｘｏ 、Ｘ＋ 、Ｘｚ 、Ｘｓ 、Ｘａを格納すること
ができる。
上述した従来のベクトルデータ処理装置は、データ処理
手段２００からベクトルレジスタ２０３へのデータ転送
方法とコンベアレジスタ２０２からマスクレジスタ２０
４へのデータ転送方法が異なるため、ベクトルレジスタ
制御回路２１１ とマスクレジスタ制御回路２１２の２
個の制御回路を必要とする。そのため、ハードウェア量
が増加するという欠点があった。
手段２００からベクトルレジスタ２０３へのデータ転送
方法とコンベアレジスタ２０２からマスクレジスタ２０
４へのデータ転送方法が異なるため、ベクトルレジスタ
制御回路２１１ とマスクレジスタ制御回路２１２の２
個の制御回路を必要とする。そのため、ハードウェア量
が増加するという欠点があった。
一般に、ベクトルプロセッサにおいては多数のベクトル
レジスタが用意され、各ベクトルレジスタに対応してマ
スクレジスタが設けられるので、上記ハードウェア量の
増加はベクトルレジスタの数が増すほど顕著なものとな
る。
レジスタが用意され、各ベクトルレジスタに対応してマ
スクレジスタが設けられるので、上記ハードウェア量の
増加はベクトルレジスタの数が増すほど顕著なものとな
る。
本発明の目的は、データ処理手段からベクトルレジスタ
へのデータ転送制御とコンベアレジスタからマスクレジ
スタへのデータ転送制御とを１個の制御回路で実現した
ハードウェア量の少ないベクトルデータ処理装置を提供
することにある。
へのデータ転送制御とコンベアレジスタからマスクレジ
スタへのデータ転送制御とを１個の制御回路で実現した
ハードウェア量の少ないベクトルデータ処理装置を提供
することにある。
（１，Ｊ照点を解決するための手段〕
本発明は、データ処理手段からベクトルレジスタへのデ
ータ転送とコンベアレジスタからマスクレジスタへのデ
ータ転送とは一般に別々の時間に行なわれ互いに時間的
に重複しない点に着目して為されたものである。
ータ転送とコンベアレジスタからマスクレジスタへのデ
ータ転送とは一般に別々の時間に行なわれ互いに時間的
に重複しない点に着目して為されたものである。
本発明のベクトルデータ処理装置は、
データを入力し演算結果を順次出力する少なくとも１個
のデータ処理手段と、 ベクトル長がＮの２個のベクトルデータを順次入力し比
較結果を順次出力する比較器と、前記比較器のＮ個の出
力データを格納可能なコンベアレジスタと、 前記比較器のＮ個の出力データを前記コンベアレジスタ
に格納するための制御を行なうコンベアレジスタ制御回
路と、 前記データ処理手段の出力が有効な場合にはデータ処理
有効を示し、前記比較器の出力が有効な場合には比較有
効を示すを効フラグと、前記データ処理手段の出力デー
タと前記コンベアレジスタの格納データを入力し前記有
効フラグの示す内容に応じた一方を選択し出力する選択
手段と、 前記選択手段より出力される前記データ処理手段の出力
データを順次格納可能なベクトルレジスタと、 前記選択手段より出力される前記コンベアレジスタの格
納データを格納可能なマスクレジスタと、前記有効フラ
グがデータ処理有効を示している場合は前記ベクトルレ
ジスタの書込み制御を行ない、比較有効を示している場
合は前記マスクレジスタの書込み制御を行なうベクトル
データｙ ＋ｂｌｌ ２Ｂ回路とから構成される。
のデータ処理手段と、 ベクトル長がＮの２個のベクトルデータを順次入力し比
較結果を順次出力する比較器と、前記比較器のＮ個の出
力データを格納可能なコンベアレジスタと、 前記比較器のＮ個の出力データを前記コンベアレジスタ
に格納するための制御を行なうコンベアレジスタ制御回
路と、 前記データ処理手段の出力が有効な場合にはデータ処理
有効を示し、前記比較器の出力が有効な場合には比較有
効を示すを効フラグと、前記データ処理手段の出力デー
タと前記コンベアレジスタの格納データを入力し前記有
効フラグの示す内容に応じた一方を選択し出力する選択
手段と、 前記選択手段より出力される前記データ処理手段の出力
データを順次格納可能なベクトルレジスタと、 前記選択手段より出力される前記コンベアレジスタの格
納データを格納可能なマスクレジスタと、前記有効フラ
グがデータ処理有効を示している場合は前記ベクトルレ
ジスタの書込み制御を行ない、比較有効を示している場
合は前記マスクレジスタの書込み制御を行なうベクトル
データｙ ＋ｂｌｌ ２Ｂ回路とから構成される。
比較器の比較結果をマスクレジスタへ格納する処理段階
においては、有効フラグは比較有効を示し、選択手段は
コンベアレジスタの出力をマスクレジスタへ出力するよ
うに切り替わり、ベクトルレジスタ制御回路はマスクレ
ジスタの書込み制御を実行する。従って、比較器の比較
結果は、コンベアレジスタ制御回路の制御の下にコンベ
アレジスタに格納された後、選択手段を経由してマスク
レジスタに加えられ、ベクトルレジスタ制御回路の制御
の下にマスクレジスタに格納される。
においては、有効フラグは比較有効を示し、選択手段は
コンベアレジスタの出力をマスクレジスタへ出力するよ
うに切り替わり、ベクトルレジスタ制御回路はマスクレ
ジスタの書込み制御を実行する。従って、比較器の比較
結果は、コンベアレジスタ制御回路の制御の下にコンベ
アレジスタに格納された後、選択手段を経由してマスク
レジスタに加えられ、ベクトルレジスタ制御回路の制御
の下にマスクレジスタに格納される。
他方、データ処理手段の出力をベクトルレジスタに格納
する処理段階においては、有効フラグはデータ処理有効
を示し、選択手段はデータ処理手段の出力をベクトルレ
ジスタへ出力するように切り替わり、ベクトルレジスタ
制御回路はベクトルレジスタの書込み制御を実行する。
する処理段階においては、有効フラグはデータ処理有効
を示し、選択手段はデータ処理手段の出力をベクトルレ
ジスタへ出力するように切り替わり、ベクトルレジスタ
制御回路はベクトルレジスタの書込み制御を実行する。
従って、データ処理手段の出力は選択手段を経由してベ
クトルレジスタに加えられ、ベクトルレジスタ制御回路
の制御の下にベクトルレジスタに格納される。
クトルレジスタに加えられ、ベクトルレジスタ制御回路
の制御の下にベクトルレジスタに格納される。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例のブロック図であり、この実施
例のベクトルデータ処理装置は、データ処理手段１００
．比較器１０１．コンベアレジスタ１０２゜ベクトルレ
ジスタ１０３．マスクレジスタ１０４ 、 ’ＭＩＪｉ
Ｊ［１０５、コンベアレジスタ制御回路１１０．ベクト
ルレジスタ制御回路１１１ 、有効フラグ１１２とから
構成されている。
例のベクトルデータ処理装置は、データ処理手段１００
．比較器１０１．コンベアレジスタ１０２゜ベクトルレ
ジスタ１０３．マスクレジスタ１０４ 、 ’ＭＩＪｉ
Ｊ［１０５、コンベアレジスタ制御回路１１０．ベクト
ルレジスタ制御回路１１１ 、有効フラグ１１２とから
構成されている。
データ処理手段１００は順次入力されるＮ個のデータを
Ｔクロック間で処理後、処理データをバスｌＯを通して
選択手段１０５に出力する。比較器１０１はベクトル長
がＭの第１比較データと第２比較データを順次入力する
とともに、比較モード信号を入力し、データの入力より
Ｓクロック後に第１比較データと第２比較データのそれ
ぞれ対応するＭ個の要素対の大小関係が比較モート４３
号の指示する大小関係である場合は真を示すデータを、
また、他の場合は偽を示すデータを順次出力する。コン
ベアレジスタ制御回路１１０は前記比較器１０１の出力
データをコンベアレジスタ１０２に格納するため、比較
器１０１のデータ入力開始よりＳクロックを計数し、そ
の後Ｍクロック間書込み信号とアドレスデータをコンベ
アレジスター０２に出力する。コンベアレジスター０２
は前記コンベアレジスタ制御回路１１０の制御により比
較器１０１のＭ個の出力データを格納し、格納データ全
てをバス１１を通して選科段１０５°°入力ｔ６・
、：有効フ
ラグ１１２はベクトルレジスター０３へのア
、（クセス命令が発せられて前記データ処理
手段１００：普の出力が有効な場合にはその命令語等に
よってデ 、、ぺ゛ −タ処理を効を指示するように切り替えられ、マ
、′。
Ｔクロック間で処理後、処理データをバスｌＯを通して
選択手段１０５に出力する。比較器１０１はベクトル長
がＭの第１比較データと第２比較データを順次入力する
とともに、比較モード信号を入力し、データの入力より
Ｓクロック後に第１比較データと第２比較データのそれ
ぞれ対応するＭ個の要素対の大小関係が比較モート４３
号の指示する大小関係である場合は真を示すデータを、
また、他の場合は偽を示すデータを順次出力する。コン
ベアレジスタ制御回路１１０は前記比較器１０１の出力
データをコンベアレジスタ１０２に格納するため、比較
器１０１のデータ入力開始よりＳクロックを計数し、そ
の後Ｍクロック間書込み信号とアドレスデータをコンベ
アレジスター０２に出力する。コンベアレジスター０２
は前記コンベアレジスタ制御回路１１０の制御により比
較器１０１のＭ個の出力データを格納し、格納データ全
てをバス１１を通して選科段１０５°°入力ｔ６・
、：有効フ
ラグ１１２はベクトルレジスター０３へのア
、（クセス命令が発せられて前記データ処理
手段１００：普の出力が有効な場合にはその命令語等に
よってデ 、、ぺ゛ −タ処理を効を指示するように切り替えられ、マ
、′。
スフレジスター０４の書込み命令が発せられ比較器１０
１の出力が有効な場合にはその命令語等によって比較有
効を指示するように切り替えられる。選択手段１０５は
、前記データ処理手段１００の出力データと前記コンベ
アレジスター０２の出力データと
ニ′を入力し、有効フラグ１１２の有効指示により２個
のデータの一方を選択しバス１２を通して出力する。
１の出力が有効な場合にはその命令語等によって比較有
効を指示するように切り替えられる。選択手段１０５は
、前記データ処理手段１００の出力データと前記コンベ
アレジスター０２の出力データと
ニ′を入力し、有効フラグ１１２の有効指示により２個
のデータの一方を選択しバス１２を通して出力する。
前記有効フラグ１１２がデータ処理の有効を指示する場
合、ベクトルレジスタ制御回路１１１はデータ処理手段
１００のデータ入力開始よりＴクロック間を計数しその
後Ｎクロック間処理データの格納番地を示すアドレスデ
ータと書込み有効信号をベクトルレジスタ１０３に出力
する。また前記有効フラグ１１２が比較有効を指示する
場合、ｓ十ｉクロックを計数しその後Ｍクロック間書込
み有効信号をマスクレジスタ１０４に出力する。ベクト
ルレジスタ１０３は前記へクトルレジスタ制御回路１１
１の制御によりデータ処理手段１００のＮ個の処理デー
タを指示されたアドレスに格納可能である。マスクレジ
スタ１０４はベクトルレジスタ制御回路１１１の制御に
より比較器１０１のＭ個のデータを格納可能である。
合、ベクトルレジスタ制御回路１１１はデータ処理手段
１００のデータ入力開始よりＴクロック間を計数しその
後Ｎクロック間処理データの格納番地を示すアドレスデ
ータと書込み有効信号をベクトルレジスタ１０３に出力
する。また前記有効フラグ１１２が比較有効を指示する
場合、ｓ十ｉクロックを計数しその後Ｍクロック間書込
み有効信号をマスクレジスタ１０４に出力する。ベクト
ルレジスタ１０３は前記へクトルレジスタ制御回路１１
１の制御によりデータ処理手段１００のＮ個の処理デー
タを指示されたアドレスに格納可能である。マスクレジ
スタ１０４はベクトルレジスタ制御回路１１１の制御に
より比較器１０１のＭ個のデータを格納可能である。
第２図はデータ処理手段１００の処理データがベクトル
レジスタ１０３に格納されるまでを示したタイムチャー
トである。ここでは、入力データのベクトル長Ｎは５．
データ処理手段１００のデータの処理時間ＴはＳクロッ
ク間、有効フラグ１１２はデータ処理有効を指示し、処
理された５個のデータはへクトルレジスタ１０３の０番
地から４番地に順次格納されるものとしている。
レジスタ１０３に格納されるまでを示したタイムチャー
トである。ここでは、入力データのベクトル長Ｎは５．
データ処理手段１００のデータの処理時間ＴはＳクロッ
ク間、有効フラグ１１２はデータ処理有効を指示し、処
理された５個のデータはへクトルレジスタ１０３の０番
地から４番地に順次格納されるものとしている。
データ処理手段１００は、５個のデータＡ、、Ａ、。
Ａｔ 、Ａｓ 、Ａａを順次入力し、Ｓクロック間の処
理時間の後、５個の処理データａＯ＋ ａＩ ＋
ａ２ ＋” ｚ 、３４Ｇ！＠＆ｉｉ！ｔＬ−Ｊ’１ｆ
ｆ１０５ ｇ＄ヵｔ−＆、ｉｌ［””手段１０５はデー
タ処理手段１００の出力とコンベア
“、「 レジスター０２の出力を入力し、有効フラグ１１２の
′データ処理有効指示によりデータ
処理手段１００の 〉ト出力を選択
しバス１２を通して出力する。ベクトル、Ｎ レジスフ制御回路１１１は有効フラグ１１２のデータ処
理有効指示により、データ処理手段１００のデー
“−タ入力開始後３クロフク間を計数し
、その後５クロック間書込み有効信号とアドレスデータ
をヘク １、曙 トルレジスター０３のみに出力する。従ってペクト
′、ルレジスター０３はデータ処理手
段１００の５個の処理データａａ 、ａＩ ＋ ａｘ
＋ ａｓ 、ａｎを、前記 ゛
。
理時間の後、５個の処理データａＯ＋ ａＩ ＋
ａ２ ＋” ｚ 、３４Ｇ！＠＆ｉｉ！ｔＬ−Ｊ’１ｆ
ｆ１０５ ｇ＄ヵｔ−＆、ｉｌ［””手段１０５はデー
タ処理手段１００の出力とコンベア
“、「 レジスター０２の出力を入力し、有効フラグ１１２の
′データ処理有効指示によりデータ
処理手段１００の 〉ト出力を選択
しバス１２を通して出力する。ベクトル、Ｎ レジスフ制御回路１１１は有効フラグ１１２のデータ処
理有効指示により、データ処理手段１００のデー
“−タ入力開始後３クロフク間を計数し
、その後５クロック間書込み有効信号とアドレスデータ
をヘク １、曙 トルレジスター０３のみに出力する。従ってペクト
′、ルレジスター０３はデータ処理手
段１００の５個の処理データａａ 、ａＩ ＋ ａｘ
＋ ａｓ 、ａｎを、前記 ゛
。
ベクトルレジスタ制御回路１１１の書込み有効信号
：とアドレスデータにより番地０．１
，２，３．４に順次格納する。
、ゲ次に第３図は比較器
１０１の出力データがマスクレジスタ＋０４に格納され
るまでを示したタイムチャートである。ここでは、２個
の入力データのベクトル長Ｍは５．比較器１０１の比較
時間Ｓは３クロック間、存効フラグ１１２は比較有効を
指示しているものとする。
：とアドレスデータにより番地０．１
，２，３．４に順次格納する。
、ゲ次に第３図は比較器
１０１の出力データがマスクレジスタ＋０４に格納され
るまでを示したタイムチャートである。ここでは、２個
の入力データのベクトル長Ｍは５．比較器１０１の比較
時間Ｓは３クロック間、存効フラグ１１２は比較有効を
指示しているものとする。
比較器１０１はベクトル長が５の第１比較データＢｏ、
Ｂ８．Ｂｚ、Ｂｆｆ＋ Ｂａと第２比較データｃ、、
ｃ、、ｃ、、ｃ、、ｃ、を順次入力するとともに比較モ
ード信号も入力する。この２種のデータと１個の信号を
入力した比較器１０１は、第１比較データと第２比較デ
ータのそれぞれ対応する５個の要素対の大小関係が比較
モード信号の指示する関係かどうかを順次比較し、真偽
を示す結果データＸｏ、Ｘ＋、Ｘｚ＋ Ｘ３．Ｘ−を
データの入力開始から３クロツク後に順次出力する。コ
ンベアレジスタ制御回路１１０は比較器１０１のデータ
入力開始後３クロツク計数し、その後５クロック間書込
み有効信号とアドレスデータをコンベアレジスタ１０２
に出力する。コンベアレジスタ１０２はコンベアレジス
タ制御回路１１０の制御により比較結果データＸｏ、Ｘ
＋ 、Ｘ２．Ｘ２＋ Ｘ４を順次番地０．１．２，３
．４に格納する。またコンベアレジスタ１０２は格納デ
ータの内容を選択手段１０５にバス１１を通して常時出
力している。
Ｂ８．Ｂｚ、Ｂｆｆ＋ Ｂａと第２比較データｃ、、
ｃ、、ｃ、、ｃ、、ｃ、を順次入力するとともに比較モ
ード信号も入力する。この２種のデータと１個の信号を
入力した比較器１０１は、第１比較データと第２比較デ
ータのそれぞれ対応する５個の要素対の大小関係が比較
モード信号の指示する関係かどうかを順次比較し、真偽
を示す結果データＸｏ、Ｘ＋、Ｘｚ＋ Ｘ３．Ｘ−を
データの入力開始から３クロツク後に順次出力する。コ
ンベアレジスタ制御回路１１０は比較器１０１のデータ
入力開始後３クロツク計数し、その後５クロック間書込
み有効信号とアドレスデータをコンベアレジスタ１０２
に出力する。コンベアレジスタ１０２はコンベアレジス
タ制御回路１１０の制御により比較結果データＸｏ、Ｘ
＋ 、Ｘ２．Ｘ２＋ Ｘ４を順次番地０．１．２，３
．４に格納する。またコンベアレジスタ１０２は格納デ
ータの内容を選択手段１０５にバス１１を通して常時出
力している。
選択手段１０５は前記データ処理手段１００の出力と前
記コンベアレジスタ１０２の出力を入力し、有効フラグ
１１２の比較有効指示によりコンベアレジスタ１０２の
出力を選択しバス１２を通して出力する。
記コンベアレジスタ１０２の出力を入力し、有効フラグ
１１２の比較有効指示によりコンベアレジスタ１０２の
出力を選択しバス１２を通して出力する。
ベクトルレジスタ制御回路１１１は有効フラグ１１２の
比較有効指示により比較器１０１のデータ入力開始後４
クロツク間を計数し、その後５クロック間書込み有効信
号をマスクレジスタ１０４のみに出力する。従って、マ
スクレジスタ１０４は５個の比較結果データＸｏ 、Ｘ
＋ 、Ｘｚ 、Ｘ２ 、”Ｘａをベクトルレジスタ制御
回路１１１の書込み有効信号により順次格納する。なお
、このマスクレジスタ書込み有効信号は第７図の従来例
と同様にコンベアレジスタ１０２の出力が全て揃った後
の１クロック間だけ出力するように構成しても良いが、
本実施例の如くマスクレジスタ書込み有効信号の発生時
間幅とコンベアレジスタ書込み有効信号の発生時間幅を
等しくすることによって、コンベアレジスタ制御回路１
１０のマスクレジスタ書込み有効信号発生時間幅とへク
トルレジスタ制御回路１１１のマスクレジスタ書込み有
効信号発生時間幅の指定を同一命令の同一フィールドを
用いて行なえる利点がある。
比較有効指示により比較器１０１のデータ入力開始後４
クロツク間を計数し、その後５クロック間書込み有効信
号をマスクレジスタ１０４のみに出力する。従って、マ
スクレジスタ１０４は５個の比較結果データＸｏ 、Ｘ
＋ 、Ｘｚ 、Ｘ２ 、”Ｘａをベクトルレジスタ制御
回路１１１の書込み有効信号により順次格納する。なお
、このマスクレジスタ書込み有効信号は第７図の従来例
と同様にコンベアレジスタ１０２の出力が全て揃った後
の１クロック間だけ出力するように構成しても良いが、
本実施例の如くマスクレジスタ書込み有効信号の発生時
間幅とコンベアレジスタ書込み有効信号の発生時間幅を
等しくすることによって、コンベアレジスタ制御回路１
１０のマスクレジスタ書込み有効信号発生時間幅とへク
トルレジスタ制御回路１１１のマスクレジスタ書込み有
効信号発生時間幅の指定を同一命令の同一フィールドを
用いて行なえる利点がある。
第４図はへクトルレジスタ制御回路１１１の実施例のブ
ロック図である。この実施例のベクトルレジスタ制御回
路１１１は、ベクトルレジスタ１０３のライトアドレス
を指示するライトアドレスカウンタ３００と、ベクトル
レジスタ１０３のリードアドレスを指示するリードアド
レスカウンタ３０１ と、データ処理手段１００の処理
時間Ｔまたは比較器１０１を通ってコンベアレジスタ１
０２にセットされたデータが出力される時間Ｓ＋１のう
ち外部からの命令で指定された時間をカウントする機能
ユニット時間（ＦＵＴ）カウンタ３０２と、ＦＵＴカウ
ンタ３０２がＴまたはＳ＋１をカウントするとヘクトル
長ＮまたはＭのうち外部からの命令で指定されたベクト
ル長をカウントする間だけ書込み信号を出力するベクト
ル長（Ｖ Ｌ）カウンタ３０３と、有効フラグ１１２の
示す内容に応じてＶＬカウンタ３０３の出力をベクトル
レジスタライト信号としてベクトルレジスタ１０３に出
力し或いはマスクレジスタライト信号としてマスクレジ
スタ１０４に出力するインバータ３０４．アンド回路３
０５，３０６から成るゲートと、マスクレジスタ１０４
の格納データとベクトルレジスタ１０３のリードアドレ
スの指定する格納位置のデータのどちらを出力するかを
指示するリード選択フラグ３０７とを含む。
ロック図である。この実施例のベクトルレジスタ制御回
路１１１は、ベクトルレジスタ１０３のライトアドレス
を指示するライトアドレスカウンタ３００と、ベクトル
レジスタ１０３のリードアドレスを指示するリードアド
レスカウンタ３０１ と、データ処理手段１００の処理
時間Ｔまたは比較器１０１を通ってコンベアレジスタ１
０２にセットされたデータが出力される時間Ｓ＋１のう
ち外部からの命令で指定された時間をカウントする機能
ユニット時間（ＦＵＴ）カウンタ３０２と、ＦＵＴカウ
ンタ３０２がＴまたはＳ＋１をカウントするとヘクトル
長ＮまたはＭのうち外部からの命令で指定されたベクト
ル長をカウントする間だけ書込み信号を出力するベクト
ル長（Ｖ Ｌ）カウンタ３０３と、有効フラグ１１２の
示す内容に応じてＶＬカウンタ３０３の出力をベクトル
レジスタライト信号としてベクトルレジスタ１０３に出
力し或いはマスクレジスタライト信号としてマスクレジ
スタ１０４に出力するインバータ３０４．アンド回路３
０５，３０６から成るゲートと、マスクレジスタ１０４
の格納データとベクトルレジスタ１０３のリードアドレ
スの指定する格納位置のデータのどちらを出力するかを
指示するリード選択フラグ３０７とを含む。
ベクトルレジスタ１０３の書込み制御時においては、命
令によってＦＵＴカウンタ３０２はＴ時間のカウントを
行なうように、またＶＬカウンタ３０３はベクトル長Ｎ
のカウントを行なうようにそれぞれ指定され、このベク
トル長Ｎのカウント中にライトアドレスカウンタ３００
がらライトアドレス信号が発生され、またデータ処理有
効を示す有効フラグ１１２の出力によってアンド回路３
０５がらベクトルレジスタライト信号が発生される。一
方、マスフレジスタ書込み制御時においては、命令によ
ってＦＵＴカウンタ３０２はＳ＋を時間のカウントを行
なうように、またＶＬカウンタ３０３はベクトル長Ｍの
カウントを行なうようにそれぞれ指定され、このベクト
ル長Ｍのカウント中にアンド回路３０６からマスクレジ
スタライト信号が発生される。
令によってＦＵＴカウンタ３０２はＴ時間のカウントを
行なうように、またＶＬカウンタ３０３はベクトル長Ｎ
のカウントを行なうようにそれぞれ指定され、このベク
トル長Ｎのカウント中にライトアドレスカウンタ３００
がらライトアドレス信号が発生され、またデータ処理有
効を示す有効フラグ１１２の出力によってアンド回路３
０５がらベクトルレジスタライト信号が発生される。一
方、マスフレジスタ書込み制御時においては、命令によ
ってＦＵＴカウンタ３０２はＳ＋を時間のカウントを行
なうように、またＶＬカウンタ３０３はベクトル長Ｍの
カウントを行なうようにそれぞれ指定され、このベクト
ル長Ｍのカウント中にアンド回路３０６からマスクレジ
スタライト信号が発生される。
以上説明したように、本発明は、データ処理手段からベ
クトルレジスタへのデータ転送と、前記ベクトルレジス
タに対応して設けられたマスクレジスタへのコンベアレ
ジスタからのデータ転送とが同時に行なわれることがな
い点に着目し、データ処理手段からベクトルレジスタへ
の転送パスとコンベアレジスタからマスクレジスタへの
データ転送バスとを共用化し、且つ、一つの制御回路で
両データの転送を制御する構成としたものであり、新た
に選択手段と有効フラグが必要となるもののこれらは簡
単な回路で実現でき、然も制御手段も従来の２個分の制
御回路（第５図のベクトルレジスタ制御回路２１１とマ
スクレジスタ制御回路２１２）のハードウェア量より充
分に少ないハードウェア量で実現できるので、全体とし
て従来より少ないハードウェア量でベクトルデータ処理
装置を構成できる効果がある。
クトルレジスタへのデータ転送と、前記ベクトルレジス
タに対応して設けられたマスクレジスタへのコンベアレ
ジスタからのデータ転送とが同時に行なわれることがな
い点に着目し、データ処理手段からベクトルレジスタへ
の転送パスとコンベアレジスタからマスクレジスタへの
データ転送バスとを共用化し、且つ、一つの制御回路で
両データの転送を制御する構成としたものであり、新た
に選択手段と有効フラグが必要となるもののこれらは簡
単な回路で実現でき、然も制御手段も従来の２個分の制
御回路（第５図のベクトルレジスタ制御回路２１１とマ
スクレジスタ制御回路２１２）のハードウェア量より充
分に少ないハードウェア量で実現できるので、全体とし
て従来より少ないハードウェア量でベクトルデータ処理
装置を構成できる効果がある。
第１図は本発明の実施例のブロック図、第２図は第１図
においてデータ処理手段１００の処理データがベクトル
レジスタ１０３に格納されるまでのタイムチャート、 第３図は第１図において比較器１０１の出力データがマ
スクレジスタ１０４に格納されるまでのタイムチャート
、 第４図はベクトルレジスタ制御回路１１１の実施例のブ
ロック図、 第５図は従来のベクトルデータ処理装置のブロック図、 第６図は第５図においてデータ処理手段２００の処理デ
ータがベクトルレジスタ２０３に格納されるまでのタイ
ムチャートおよび、 第７図は第５図において比較器２０１の出力データがマ
スクレジスタ２０４に格納されるまでのタイムチャート
である。 図において、１００，２００はデータ処理手段、ＩＯｌ
。 ２０１は比較器、１０２．２０２はコンベアレジスタ、
１０３゜２０３はベクトルレジスタ、１０４，２０４は
マスクレジスタ、１０５は選択手段、１１０．２１０は
コンベアレジスタ制御回路、１１１．２１１はベクトル
レジスタ制御回路、１１２は有効フラグ、２１２はマス
クレジスタ制御回路、１０〜１２．２０．２２はデータ
バスである。
においてデータ処理手段１００の処理データがベクトル
レジスタ１０３に格納されるまでのタイムチャート、 第３図は第１図において比較器１０１の出力データがマ
スクレジスタ１０４に格納されるまでのタイムチャート
、 第４図はベクトルレジスタ制御回路１１１の実施例のブ
ロック図、 第５図は従来のベクトルデータ処理装置のブロック図、 第６図は第５図においてデータ処理手段２００の処理デ
ータがベクトルレジスタ２０３に格納されるまでのタイ
ムチャートおよび、 第７図は第５図において比較器２０１の出力データがマ
スクレジスタ２０４に格納されるまでのタイムチャート
である。 図において、１００，２００はデータ処理手段、ＩＯｌ
。 ２０１は比較器、１０２．２０２はコンベアレジスタ、
１０３゜２０３はベクトルレジスタ、１０４，２０４は
マスクレジスタ、１０５は選択手段、１１０．２１０は
コンベアレジスタ制御回路、１１１．２１１はベクトル
レジスタ制御回路、１１２は有効フラグ、２１２はマス
クレジスタ制御回路、１０〜１２．２０．２２はデータ
バスである。
Claims (1)
- 【特許請求の範囲】 データを入力し演算結果を順次出力する少なくとも１個
のデータ処理手段と、 ベクトル長がＮの２個のベクトルデータを順次入力し比
較結果を順次出力する比較器と、 前記比較器のＮ個の出力データを格納可能なコンベアレ
ジスタと、 前記比較器のＮ個の出力データを前記コンベアレジスタ
に格納するための制御を行なうコンベアレジスタ制御回
路と、 前記データ処理手段の出力が有効な場合にはデータ処理
有効を示し、前記比較器の出力が有効な場合には比較有
効を示す有効フラグと、 前記データ処理手段の出力データと前記コンベアレジス
タの格納データを入力し前記有効フラグの示す内容に応
じた一方を選択し出力する選択手段と、 前記選択手段より出力される前記データ処理手段の出力
データを順次格納可能なベクトルレジスタと、 前記選択手段より出力される前記コンベアレジスタの格
納データを格納可能なマスクレジスタと、前記有効フラ
グがデータ処理有効を示している場合は前記ベクトルレ
ジスタの書込み制御を行ない、比較有効を示している場
合は前記マスクレジスタの書込み制御を行なうベクトル
レジスタ制御回路とを具備したことを特徴とするベクト
ルデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14172485A JPS623371A (ja) | 1985-06-28 | 1985-06-28 | ベクトルデ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14172485A JPS623371A (ja) | 1985-06-28 | 1985-06-28 | ベクトルデ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623371A true JPS623371A (ja) | 1987-01-09 |
Family
ID=15298727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14172485A Pending JPS623371A (ja) | 1985-06-28 | 1985-06-28 | ベクトルデ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928366A (en) * | 1996-09-25 | 1999-07-27 | Nec Corporation | Microcomputer based system for the fail-safe control of an electric motor or the like |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5697173A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Operation processing system by mask |
-
1985
- 1985-06-28 JP JP14172485A patent/JPS623371A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5697173A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Operation processing system by mask |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928366A (en) * | 1996-09-25 | 1999-07-27 | Nec Corporation | Microcomputer based system for the fail-safe control of an electric motor or the like |
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