JPS63188233A - 中央演算処理装置 - Google Patents
中央演算処理装置Info
- Publication number
- JPS63188233A JPS63188233A JP62020721A JP2072187A JPS63188233A JP S63188233 A JPS63188233 A JP S63188233A JP 62020721 A JP62020721 A JP 62020721A JP 2072187 A JP2072187 A JP 2072187A JP S63188233 A JPS63188233 A JP S63188233A
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- JP
- Japan
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- stack
- signal
- address
- memory
- stack operation
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- Pending
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- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、中央演算処理装置（以下ＣＰＵと記す）に
関し、特に、スタック操作を高速にするＣＰＵに関する
ものである。
関し、特に、スタック操作を高速にするＣＰＵに関する
ものである。
第３図は、スタック操作を行なう場合の従来のＣＰＵと
半導体集積回路からなる記憶装置（以下メモリーと記す
）との接続図である。図において、１人はＣＰＵ、 ７
はメモリー、８はデータバス、１１は制御信号（書き込
み時はライト信号（ＷＲ）、読み出し時はリード信号（
ＲＤ））がのる制御信号線、１２はアドレスバスである
。
半導体集積回路からなる記憶装置（以下メモリーと記す
）との接続図である。図において、１人はＣＰＵ、 ７
はメモリー、８はデータバス、１１は制御信号（書き込
み時はライト信号（ＷＲ）、読み出し時はリード信号（
ＲＤ））がのる制御信号線、１２はアドレスバスである
。
次に動作について説明する。
まずスタック動作について説明する。ここでスタック動
作とは、ＣＰＵＩＡがもつ【いるアドレス又はデータの
退避をする場合の、後書き込み先読み出しで行なう格納
の方法であり、この場合ＣＰＵ１Ａは、最後に格納を行
なったアドレスを記憶しておかねばならない。これを第
４図を用いて説明すれば、ＣＰＵＩＡがスタック操作を
行なう場合、まず、ＣＰＵＩＡ内にある格納アドレスを
記憶する回路（以下スタックポインタレジスタと記す）
ｔ−使用し、同図（ｂ）に示すように格納先アドレス信
号を出力する。このクロックを同図−）に示すようにＴ
！とする。このＴＩの間に、アドレス信号よりデコード
して、同図営）に示すように制御信号線１１への集積回
路選択信号（以下チップ選択信号と記す＞ （Ｃ８）を
作シ、メモリーの選択を行なう。次のクロック（Ｔ２）
では、同図（ｃ） 、 （ｅ）に示すように、ＣＰＵＩ
Ａがどのような動作を行なうかを示す制御信号（書き込
み時はライト信号（ＷＲ）、読み出し時はリード信号（
ＲＤ））をメモリーに送シ出し、データ転送処理完了後
、再びＣＰＵＩＡ内部のスタックポインタレジスタに最
後の格納アドレスを記憶し、クロックＴ３で動作を終了
する。同図（ｄ）は読み出し時のデータ出力、同図（ｆ
）は書き込み時のデータ入力を示す。また、制御信号は
すべて”Ｈ”能動として示した。
作とは、ＣＰＵＩＡがもつ【いるアドレス又はデータの
退避をする場合の、後書き込み先読み出しで行なう格納
の方法であり、この場合ＣＰＵ１Ａは、最後に格納を行
なったアドレスを記憶しておかねばならない。これを第
４図を用いて説明すれば、ＣＰＵＩＡがスタック操作を
行なう場合、まず、ＣＰＵＩＡ内にある格納アドレスを
記憶する回路（以下スタックポインタレジスタと記す）
ｔ−使用し、同図（ｂ）に示すように格納先アドレス信
号を出力する。このクロックを同図−）に示すようにＴ
！とする。このＴＩの間に、アドレス信号よりデコード
して、同図営）に示すように制御信号線１１への集積回
路選択信号（以下チップ選択信号と記す＞ （Ｃ８）を
作シ、メモリーの選択を行なう。次のクロック（Ｔ２）
では、同図（ｃ） 、 （ｅ）に示すように、ＣＰＵＩ
Ａがどのような動作を行なうかを示す制御信号（書き込
み時はライト信号（ＷＲ）、読み出し時はリード信号（
ＲＤ））をメモリーに送シ出し、データ転送処理完了後
、再びＣＰＵＩＡ内部のスタックポインタレジスタに最
後の格納アドレスを記憶し、クロックＴ３で動作を終了
する。同図（ｄ）は読み出し時のデータ出力、同図（ｆ
）は書き込み時のデータ入力を示す。また、制御信号は
すべて”Ｈ”能動として示した。
従来のＣＰＵのスタック領域は、通常のメモリー空間に
あったため、アドレス出力からデータ転送までの時間を
他のメそり一以上に短くすることができず、また、ＣＰ
Ｕは最後の格納アドレスを記憶する回路を持たなければ
ならないため、スタック操作の多いプログラムを実行す
る場合には実行時間が多く必要であるという問題があっ
た。
あったため、アドレス出力からデータ転送までの時間を
他のメそり一以上に短くすることができず、また、ＣＰ
Ｕは最後の格納アドレスを記憶する回路を持たなければ
ならないため、スタック操作の多いプログラムを実行す
る場合には実行時間が多く必要であるという問題があっ
た。
この発明は、上記のような問題点を解消するためＫなさ
れたもので、スタック操作時に、全操作ｉ１クロックで
終了させることができ、スタック操作を高速化すること
ができる中央演算処理装置を提供することを目的とする
。
れたもので、スタック操作時に、全操作ｉ１クロックで
終了させることができ、スタック操作を高速化すること
ができる中央演算処理装置を提供することを目的とする
。
この発明に係る中央演算処理装置（ＣＰＵ）は、スタッ
ク操作が行なわれる時に、これを認識し、スタック用記
憶装置（メモリー）を選択するチップ選択信号を出力す
る認識回路を備え、このスタック動作時には、アドレス
信号の出力を行なわないようにしたものである。
ク操作が行なわれる時に、これを認識し、スタック用記
憶装置（メモリー）を選択するチップ選択信号を出力す
る認識回路を備え、このスタック動作時には、アドレス
信号の出力を行なわないようにしたものである。
この発明のＣＰＵは、制御信号（書き込み時はライト信
号、読み出し時はリード信号）によって自動的に内部ア
ドレス処理を行なうスタック用メモリーと組み合わせる
ことで、スタック操作を行なう場合に、このメモリーを
選択するのみで、アドレス信号の出力は行なわないこと
から、ｌクロック間で処理が完了する。
号、読み出し時はリード信号）によって自動的に内部ア
ドレス処理を行なうスタック用メモリーと組み合わせる
ことで、スタック操作を行なう場合に、このメモリーを
選択するのみで、アドレス信号の出力は行なわないこと
から、ｌクロック間で処理が完了する。
以下、この発明の実施例を図について説明する。
第１図において１はＣＰＵ、 ２は命令デコーダ、３は
ハードウェアによるスタック操作実行時にセットされる
スタックフラグ、４はハードウェアによるスタック操作
実行に要するクロック数をカウントするカウンター、５
は命令デコーダ２とスタックフラグ３との出力を受けて
スタック操作を行なうことを外部に伝える論理和（ＯＲ
）素子、６はＣＰＵ内部のバス、７は外部信号に同期し
て、内部アドレスを自動的に発生するメそリー、８はデ
ータバス、９はスタック操作時に発生するチップ選択信
号（ＣＳ）がのる信号線、１０はハードウェアによるス
タック操作の要求信号（ＳＲ）がのる信号線、１１は制
御信号（書き込み時はライト信号（ＷＲ）、読み出し時
はリード信号（ＲＤ））がのる制御信号線である。
ハードウェアによるスタック操作実行時にセットされる
スタックフラグ、４はハードウェアによるスタック操作
実行に要するクロック数をカウントするカウンター、５
は命令デコーダ２とスタックフラグ３との出力を受けて
スタック操作を行なうことを外部に伝える論理和（ＯＲ
）素子、６はＣＰＵ内部のバス、７は外部信号に同期し
て、内部アドレスを自動的に発生するメそリー、８はデ
ータバス、９はスタック操作時に発生するチップ選択信
号（ＣＳ）がのる信号線、１０はハードウェアによるス
タック操作の要求信号（ＳＲ）がのる信号線、１１は制
御信号（書き込み時はライト信号（ＷＲ）、読み出し時
はリード信号（ＲＤ））がのる制御信号線である。
次に動作について説明する。
上記構成において、スタック操作を必要とする命令を受
けた時、命令デコーダ２によシスタック操作が必要であ
ることが認識され、ＯＲ素子５へ信号が出力される。こ
れを受けてＯＲ素子５は、第２図（ｂ）に示すようにチ
ップ選択信号＜ＣＢ）ｔ−発生じ、外部のスタック用メ
モリー７を選択する。
けた時、命令デコーダ２によシスタック操作が必要であ
ることが認識され、ＯＲ素子５へ信号が出力される。こ
れを受けてＯＲ素子５は、第２図（ｂ）に示すようにチ
ップ選択信号＜ＣＢ）ｔ−発生じ、外部のスタック用メ
モリー７を選択する。
また、ハードウェアによシスタック操作要求が発生した
場合は、スタック操作要求信号（ＳＲ）によりスタック
操作要求間のクロック数をカウントダウンするカウンタ
ー４とスタックフラグ３とをセットする。スタックフラ
グ３は、ハードウェアによるスタック操作要求が受は付
けられたことをＯＲ素子５に伝え、これを受けてＯＲ素
子５は第２図（ｂ）に示すようにチップ選択信号（ＣＳ
）を発生し、外部のスタック用メモリー７ｔｌ−選択す
る。
場合は、スタック操作要求信号（ＳＲ）によりスタック
操作要求間のクロック数をカウントダウンするカウンタ
ー４とスタックフラグ３とをセットする。スタックフラ
グ３は、ハードウェアによるスタック操作要求が受は付
けられたことをＯＲ素子５に伝え、これを受けてＯＲ素
子５は第２図（ｂ）に示すようにチップ選択信号（ＣＳ
）を発生し、外部のスタック用メモリー７ｔｌ−選択す
る。
選択されたスタック用メモリー７は、第２図（ｇ）に示
す内部アドレスに従い、同図（ｃ） 、 （ｅ）に示す
ＣＰＵ１からの制御信号（書き込み時はライト信号（Ｗ
Ｒ）、読み出し時はリード信号（ＲＤ））に応じて書き
込み時はアドレスを十１した番地を、読み出し時はアド
レスを−１した番地をメモリー内で自動的に処理し、た
だちにＣＰＵ１とスタック用メモリー１との間で第２図
（ｄＪ 、 （ｆ）に示すデータの転送を行なう。この
ため、ＣＰＵＩは従来のアドレス出力を行なわず、第２
図で示すように、スタック用メモリー７を選択するチッ
プ選択信号（Ｃ８）ｔ−上記制御信号（書き込み時はラ
イト信号（ＷＲ）、読み出し時はリード信号（ＲＤ））
に同期して出力すれば、同図Ｃ＆）に示す１クロツクで
動作の完了が可能となり、スタック操作における高速化
が可能となる。スタック操作の終了時は、命令デコーダ
２による要求の場合、次の命令がスタック操作を必要と
しなければ、命令デコーダ２からの信号が断となシ、Ｏ
Ｒ素子５で発生するスタック操作を行なうことを外部に
伝える信号（Ｃ８）も断となるため、スタック用メモ９
−１は選択されず、操作を完了する。また、ハードウェ
アによるスタック操作要求の場合は、カウンター４がス
タック操作に要するクロック数をカウントし終えると、
カウンター４はスタックフラグ３′ｆｔ：リセットし、
スタック７ラグ３は信号を出力しない。これにより、Ｏ
Ｒ素子５で発生するスタック操作を行なうことを外部に
伝える信号（ＣＳ）も断とな夛、スタック用メモＩＪ
−７は選択されず、操作を完了する。
す内部アドレスに従い、同図（ｃ） 、 （ｅ）に示す
ＣＰＵ１からの制御信号（書き込み時はライト信号（Ｗ
Ｒ）、読み出し時はリード信号（ＲＤ））に応じて書き
込み時はアドレスを十１した番地を、読み出し時はアド
レスを−１した番地をメモリー内で自動的に処理し、た
だちにＣＰＵ１とスタック用メモリー１との間で第２図
（ｄＪ 、 （ｆ）に示すデータの転送を行なう。この
ため、ＣＰＵＩは従来のアドレス出力を行なわず、第２
図で示すように、スタック用メモリー７を選択するチッ
プ選択信号（Ｃ８）ｔ−上記制御信号（書き込み時はラ
イト信号（ＷＲ）、読み出し時はリード信号（ＲＤ））
に同期して出力すれば、同図Ｃ＆）に示す１クロツクで
動作の完了が可能となり、スタック操作における高速化
が可能となる。スタック操作の終了時は、命令デコーダ
２による要求の場合、次の命令がスタック操作を必要と
しなければ、命令デコーダ２からの信号が断となシ、Ｏ
Ｒ素子５で発生するスタック操作を行なうことを外部に
伝える信号（Ｃ８）も断となるため、スタック用メモ９
−１は選択されず、操作を完了する。また、ハードウェ
アによるスタック操作要求の場合は、カウンター４がス
タック操作に要するクロック数をカウントし終えると、
カウンター４はスタックフラグ３′ｆｔ：リセットし、
スタック７ラグ３は信号を出力しない。これにより、Ｏ
Ｒ素子５で発生するスタック操作を行なうことを外部に
伝える信号（ＣＳ）も断とな夛、スタック用メモＩＪ
−７は選択されず、操作を完了する。
なお、上記実施例では、ソフトウェアとハードウェアの
両方におけるスタック操作について説明したが、どちら
か一方だけでも可能である。例えばハードウェアによる
スタック要求が無い場合、スタックフラグ３、カウンタ
ー４、スタック操作要求信号（Ｓａ）は必要なく、命令
デコーダ２の出力信号が直接チップ選択信号（ＣＳ）と
なるため、ＯＲ素子５も不要となる。また逆も可能であ
る。
両方におけるスタック操作について説明したが、どちら
か一方だけでも可能である。例えばハードウェアによる
スタック要求が無い場合、スタックフラグ３、カウンタ
ー４、スタック操作要求信号（Ｓａ）は必要なく、命令
デコーダ２の出力信号が直接チップ選択信号（ＣＳ）と
なるため、ＯＲ素子５も不要となる。また逆も可能であ
る。
以上のように、この発明によれば、次の処理動作がスタ
ック動作であることを認識してスタック用記憶装置を選
択する信号を出力する認識回路を設けたことによシ、ス
タック用記憶装置として内部アドレスを制御信号に応じ
て自動的に処理する記憶装置と組み合わせることで、ス
タック操作時、中央演算処理装置はこのスタック用記憶
装置を選択するだけでよく、アドレス出力を必要としな
い。
ック動作であることを認識してスタック用記憶装置を選
択する信号を出力する認識回路を設けたことによシ、ス
タック用記憶装置として内部アドレスを制御信号に応じ
て自動的に処理する記憶装置と組み合わせることで、ス
タック操作時、中央演算処理装置はこのスタック用記憶
装置を選択するだけでよく、アドレス出力を必要としな
い。
したがって、その選択信号と同時に、リード又はライト
信号を出力することにより、１クロツクでスタック動作
を完了することが可能となシ、スタック動作が高速に行
なえる。
信号を出力することにより、１クロツクでスタック動作
を完了することが可能となシ、スタック動作が高速に行
なえる。
第１図はこの発明の一実施例を示す接続図、第２図は第
１図における動作を示すタイミング図、第３図は従来例
を示す接続図、第４図は第３図における動作を示すタイ
ミング図である。 １・・・・中央演算処理装置（ＣＰＵ）、２・・・・命
令デコーダ、３・拳・・スタックフラグ、４・・・・カ
ウンタ、５φ・・・ＯＲ素子、６・・・・パス、７・・
・・記憶装置（メモリー）、８・・・・データバス、９
．１０・・・・信号線、１１・・・・制御信号線。
１図における動作を示すタイミング図、第３図は従来例
を示す接続図、第４図は第３図における動作を示すタイ
ミング図である。 １・・・・中央演算処理装置（ＣＰＵ）、２・・・・命
令デコーダ、３・拳・・スタックフラグ、４・・・・カ
ウンタ、５φ・・・ＯＲ素子、６・・・・パス、７・・
・・記憶装置（メモリー）、８・・・・データバス、９
．１０・・・・信号線、１１・・・・制御信号線。
Claims (1)
- 次の処理動作がスタック動作であることを認識し、ス
タック動作時にはスタック用記憶装置に対して当該スタ
ツク用記憶装置を選択する信号を出力する認識回路を備
え、上記スタック動作時にはアドレス信号の出力を行な
わないようにしたことを特徴とする中央演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020721A JPS63188233A (ja) | 1987-01-30 | 1987-01-30 | 中央演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020721A JPS63188233A (ja) | 1987-01-30 | 1987-01-30 | 中央演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63188233A true JPS63188233A (ja) | 1988-08-03 |
Family
ID=12035033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020721A Pending JPS63188233A (ja) | 1987-01-30 | 1987-01-30 | 中央演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63188233A (ja) |
-
1987
- 1987-01-30 JP JP62020721A patent/JPS63188233A/ja active Pending
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