JPH01292468A - マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、王プロセッサと副プロセッサとから成るマル
チプロセッサシステムに関シ、特に、マイクロプロセッ
サと数値演算プロセッサあるいはインタフェイスプロセ
ッサかう成ルマルチプロセッサシステムに好適なマルチ
プロセッサシステムに関する。

〔従来の技術〕

従来、マルチプロセッサシステムとして、特開昭５５−
１１５１５６号公報に記載されるものがある０このシス
テムは、王プロセッサからの複数の命令。

割込みに対する副プロセッサからの応答、および、副プ
ロセッサからの命令に対する終了コードを記憶するメモ
リと、命令の格納アドレス、終了コード、および、割込
みに対する応答の各格納アドレスを示すカウンタとを、
王プロセッサと副プロセッサとの間に有する構造となっ
ていた。すなわち、ＣＯＪ　従来のシステムは、次のコ
マンドを格納する位置を示すカウンタと、割込み受は側
プロセッサで実行中のコマンド位置を示すカウンタと、
割込み受は側プロセッサから割込み発生側プロセッサへ
の応答格納位置を示すカウンタと、コマンド。

応答、およびコマンド終了コードを格納するメモリとを
有し、一方のプロセッサから他方のプロセッサに対し、
１つのコマンドが未処理の間に次のコマンドを発行する
ことができ、割込み受は側マイクロプロセッサから割込
み発生側マイクロプロセッサへの応答８順次返すように
したものである。

〔発明が解決しようとする課題〕

しかし、上記従来のマルチプロセッサシステムでは、実
行の終了した命令は消去されるため、実行済み命令と終
了コード点を対応させるには、別に命令を記憶するメモ
リを設け、命令と終了コードとの対応を取る必要がある
が、この際、命令と終了コードとの対応関係を取り違え
る可能性があった。

また、上記従来のシステムでは、王プロセッサから副プ
ロセッサに対して、１つのコマンドが未処理の間に次の
コマンドを発行でき、多重割込みが可能であるという利
点がある。しかし、コマンドの発行は、遂次性なう必要
があり、王プロセッサの副プロセッサに対する命令の書
込み回数が多いという欠点があった。

本発明の目的は、実行の終了した複数の命令と命令に対
する終了コードとを、容易にかつ正確に対応付は可能に
するとともに、王プロセッサの副プロセッサに対する命
令の書込み回数を削減することにある。

〔課題を解決するための手段〕

本発明によるマルチプロセッサシステムは、王プロセッ
サと、該王プロセッサから与えられた命令を実行する副
プロセッサと、上記王プロセッサからの複数の未実行命
令を記憶する未実行命令記憶手段とを備えるマルチプロ
セッサシステムにおいて、上記副プロセッサによって実
行された複数の命令を記憶する実行済み命令記憶手段と
、複数の上記実行済み命令の実行結果を記憶する実行結
果記憶手段とを設け、上記実行済み命令記憶手段および
上記実行結果記憶手段にそれぞれ記憶された実行済み命
令および実行結果が対応付けて上記王プロセッサｌこ出
力されることを特徴とするものである。

上記命令のビット長が、上記王プロセッサのデータバス
幅の１７２以下である場合には、上記王プロセッサが、
同時に複数の命令を上記未実行命令記憶手段に書込むよ
うにすることが望ましい。

上記命令のビット長と上記実行結果のビット長の和が、
上記王プロセッサのテータバス幅以下である場合、上記
王プロセッサが、上記実行済み命令記憶手段および上記
実行結果記憶手段から、同時に上記実行済み命令および
上記実行結果を読出すことが望ましい。

上記命令のビット長と上記実行結果のビット長の和が、
上記王プロセッサのデータバス幅以下でない場合ｉこは
、上記実行済み命令記憶手段および上記実行結果記憶手
段から読出された上記実行済み命令および上記実行結果
に、それぞれ両データの識別符号を付加して、両データ
を交互に切換えて上記王プロセッサｌこ出力する手段を
設けてもよい０ 上記未実行命令記憶手段、上記実行済み命令記憶手段お
よび上記実行結果記憶手段のうち１ないしすべては、フ
ァーストインファーストアウト記憶手段により構成する
ことができる。

本発明は、また、上記未実行命令記憶手段、上記実行済
み命令記憶手段および上記実行結果記憶手段のうち１な
いしすべてと、上記副プロセッサとを集積化してなるマ
ルチプロセッサシステム用の副プロセッサを提供するも
のである。

本発明は、さらに、上記未実行命令記憶手段。

上記実行済み命令記憶手段および上記実行結果記憶手段
を集積化してなるマルチプロセッサシステム用のインタ
フェイス回路を提供するものである。

〔作用〕

本発明のマルチプロセッサシステムｌこおいては、王プ
ロセッサと副プロセッサとの間の命令およびその実行結
果の授受は、上記未実行命令記憶手段。

上記実行済み命令記憶手段および上記実行結果記憶手段
を介して行なわれる。上記各記憶手段は複数の命令また
は複数の実行結果を記憶し得るので、王プロセッサは、
緊急度の高い処理の合間に複数の命令を発行し、または
複数の実行結果を受取ることができる。

命令のビット長が王プロセッサのデータバス幅の１／２
以下である場合には、王プロセッサが同時に、複数の命
令を未実行命令記憶手段に書込むようにすれば、主プロ
グラムの未実行命令記憶手段への書込み動作の回数を低
減することができる。

副プロセッサは、１つの命令の実行を終了すると、その
命令およびその実行結果をそれぞれ上記実行済み命令記
憶手段および上記実行結果記憶手段の対応するアドレス
ｌこ誉込む。例えば、両アドレスは同一とする。したが
って、王プロセッサは、実行済み命令とこの命令の実行
結果とを、対応付けて読出すことができる。この読出し
は、王プロセッサのデータバス幅と、命令のビット長お
よび実行結果のビット長の和との関係により、同時に読
出し、あるいは順次読出すことができる。順次読出す場
合には、実行済み命令記憶手段および実行結果記憶手段
から読出された実行済み命令および実行結果にそれぞれ
両データの識別符号を付して、両データを交互に切換え
て王プロセッサに出力する手段を設けることζこより、
実行済み命令と実行結果とを取り違えることはなくなる
。この場合、実行済み命令と実行結果とは別個に読出し
ても、主プログラムからみた両アドレスは等しくするこ
とができるので、王プロセッサのアドレスを節約できる
。

〔実施例〕

以下、本発明の第１実施例８第１図、第２図。

第５図および第４図により説明する。

第１図は、本発明を適用するマルチプロセッサシステム
のブロック図である。

同図に示すマルチプロセッサシステムは、主プロセッサ
１．メインバス２．コマンドレジスタ３゜マルチプレク
サ４．実行待ち命令レジスタ５．サブ（副）プロセッサ
６、実行済み命令レジスタ７゜および実行結果レジスタ
８より構成されている。

本実施例では、コマンドレジスタ６および実行待ち命令
レジスタ５が、未実行命令記憶手段を栴成し、実行済み
命令レジスタ７が実行済み命令記憶手段を構成する。ま
た、実行結果レジスタ８が実行結果記憶手段を構成する
。

王プロセッサ１は、コマンドレジスタ３に命令を書込み
、実行済み命令レジスタ７と実行結果レジスタ８８読ん
で命令の実行結果を判断する。実行待ち命令レジスタ５
は、本実施例では４ビツト×８ワード構成のファースト
インファーストアウトメモリ（以下ＦＩＦＯと記す）で
あり、未実行の命令を記憶する。サブプロセッサ６は、
実行待ち命令レジスタ５カ）ら読出した命令を実行し、
実行済みの命令を実行済み命令レジスタ７に書込べ実行
結果を示す終了コード８央行結果レジスタ８に書込む。

本実施例では、実行済み命令レジスタ７は、４ビツト×
８ワード栴成のＦＩＦＯであり、実行済みの命令を記憶
する。また、実行結果レジスタ８は、４ビツト×８ワー
ド構成のＦＩＦＯであり、命令の実行結果を示す終了コ
ードを記憶する０ 第２図は、コマンドレジスタ３のビット構成を示す図で
あり、王プロセッサ１は命令を示す４ビツトのコマンド
コードを２つ同時に書込むこおが可能である。コマンド
コード９が先にマルチプレクサ４８通して実行待ち命令
レジスタ５に記憶され、引続いて、コマンドコード１０
が、マルチプレクサ４を通して実行待ち命令レジスタ５
に記憶される。

第３図は、実行済み命令レジスタ７と実行結果レジスタ
８８主プロセッサ１が読出した時のビット構成を示す図
であり、実行済みの命令を示すコマンドコード１１と命
令の実行結果を示す終了コード１２８同時に耽出すこと
が可能である。

次に、第４図により、本実施例の動作を説明する。時刻
■で、王プロセッサ１は、コマンドレジスタ３の上位４
ビット部分９にコマンドａｉｌ、下位４ビット部分１０
にコマンドコード込む。時刻■で、コマンドａがコマン
ドレジスタ３から実行待ち命令レジスタ５に転送され、
時刻■から、サブプロセッサ６はコマンドａＯＪ′ｉ１
．行を開始する。時刻■で、マルチプレクサ４の接続が
切換わり、コマンドｂが実行待ち命令レジスタ５に転送
され、コマンドレジスタ５は次のコマンドが書込める状
態になる。時刻■で、コマンドａの実行が終了すると、
実行待ち命令レジスタ５内のコマンドａｆ消去し、実行
済み命令レジスタ７にコマンドレジスタみ、実行結果レ
ジスタ８１ζ終了コードａ８誉込む。

続いて、時刻■から、コマンドｂ　ＯＪ案行が開始され
る。時刻■でコマンドｂの実行が終了すると、実行待ち
命令レジスタ５内のコマンドレジスタし実行済み命令レ
ジスタ７にコマンドレジスタみ、実行結果レジスタ８に
終了コードｂを書込む。

時刻■で、王プロセッサ１が実行済み命令レジスタ７と
実行結果レジスタ８を読むと、実行済み命令レジスタ７
内のコマンドａと実行結果レジスタ８内の終了コードａ
とが王プロセッサ１へ同時に転送され、実行済み命令レ
ジスタ７内のコマンドａと実行結果レジスタ８内の終了
コードａとは消去される。時刻■で、王プロセッサ１が
、再度実行済み命令レジスタ７と実行結果レジスタ８を
読むと、コマンドｂと終了コードｂとが王プロセッサ１
へ転送される。

また、実行結果レジスタ８に終了コードが記憶されてい
ない時に、王プロセッサ１が実行結果レジスタ８を読ん
だ場合には、実行結果レジスタが空であることを示すコ
ードを王プロセッサ１に転送すれば、すべての実行結果
が読出されたことを示すことも可能である。

本実施例によれば、実行待ち命令レジスタ５に８ワード
の容量があり、２つの命令を同時にコマンドレジスタ３
に書込むことが可能なため、命令の終了を待たずに、王
プロセッサ１は４回のコマンドレジスタ３への書込み動
作により、８つの命令をサブプロセッサ６へ与えること
が可能である。

また、実行済み命令レジスタ７と実行結果レジスタ８に
、ともに８ワードの容量があるため、８つの命令が全て
終了するまで、王プロセッサ１はサブプロセッサ６に関
する処理を行なう必要がなく、他のより緊急度の高い処
理を行なうことが可能である。

さらに、同時に実行済み命令のコマンドコード１１と終
了コード１２とを読出Ｔことが可能なため、コマンドａ
に対する終了コードａと、コマンドｂに対する終了コー
ドｂとを取り違えることがない。

次ｌこ、本発明の第２の実施例を第５図、第６図および
第７図により説明する。

第５図は、第２の実施例を示すマルチプロセッサシステ
ムのブロック図であり、王プロセッサ１゜メインバス２
．実行待ち命令レジスタ５１．サブプロセッサ６、実行
済み命令レジスタ７１．実行結果レジスタ８１．および
、マルチプレクサ１３より構成されている。実行待ち命
令レジスタ５１は７ビツト×８ワードのＦＩＦＯであり
、未実行の命令を記憶する。実行済み命令レジスタ７１
　　は７ビツト×８ワードのＦＩＦＯであり、実行済み
の命令を示すコマンドコードを記憶する。実行結果レジ
スタ８１は７ビツト×８ワードのＦＩＦＯであり、命令
の実行結果を示す終了コードを記憶する。マルチプレク
サ１３は、実行済み命令レジスタ７１と実行結果レジス
タ８１とを切換え、さらに第６図に示すよウニ、コマン
ド／終了コード１５−こ、Ｃ／Ｓ信号１４を付加し、コ
マンドコードの時にはＣ／Ｓ＝’１“とし、終了コード
の時ｌこはＣ／Ｓ＝’Ｏ“として、コマンドと終了コー
ドを区別して、王プロセッサ１へ出力する。（以下、王
プロセッサ１側から見た実行済み命令レジスタ７１と実
行結果レジスタ８１をリザルトレジスタと総称する。） 第７図番こより、リザルトレジスタの動作を説明する。

なお、時刻［相］までに、コマンドａとコマンドｂの実
行が終了しているとする。時刻［相］で王プロセッサ１
がリザルトレジスタをリードすると、Ｃ／百１４には１
１“が、コマンド／終了コード１５４こはコマンドａが
出力される。続いて、時刻Ｏで王プロセッサ１がリザル
トレジスタをリードすると、マルチプレクサ１５内の信
号経路が切換わり、終了コードａが出力され、Ｃ／Ｓ＝
’［ｌ”となる。さらに、時刻＠で王プロセッサ１がリ
ザルトレジスタヲリードすると、マルチプレクサ１３内
の信号経路が、実行済み命令レジスタ７１側に切換わり
、コマンドｂが出力され、Ｃ／Ｓ＝ゝ１“となる０時刻
＠でもう一度すザルトレジスタをリードすると、終了コ
ードｂが出力され、Ｃ／Ｓ＝″″０“となり、王プロセ
ッサ１がリザルトレジスタをリードするごとにコマンド
コードと終了コードが交互ｌこ出力される。

本実施例によれば、実行済み命令レジスタ７１と実行結
果レジスタ８１が、王プロセッサ１から見ると同一のア
ドレスにあるため、王プロセッサ１のアドレスを節約で
きる。また、コマンドコードと終了コードを示すＣ／Ｓ
信号１４により、コマンドコードと終了コードを取り違
えることがない。

〔発明の効果〕

本発明によれば、実行済みの命令の記憶されるアドレス
と、命令の実行結果の記憶されるアドレスとの間に一定
の対応関係があるので、実行済みの命令と実行結果とを
、容易に力）つ正確ｌこ対応付けられる。

また、゛複数の命令の曹込みを王プロセッサの１回の書
込み動作で行なえるため、王プロセッサによる副プロセ
ッサに対する命令の畜込み回数を削減できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、＠２１１
は第１図中のコマンドレジスタのビット構成図、第５図
は第１図中ＱＪ冥行済み命令レジスタと実行結果レジス
タのビット構成図、第４図は第１の実施例の動作説明図
、第５図は本発明の第２の実適例のブロック図、第６図
はａｌ！５図内のりザルトレジスタのビット構成図、第
７図は第２の実施例の動作説明図である。 １・・・王プロセッサ　　２・・・メインパス３・・・
コマンドレジスタ ４・・・マルチプレクサ ５・・・実行待ち命令レジスタ ６・・・サブプロセッサ ７・・・実行済み命令レジスタ ８・・・実行結果レジスタ ９　、１０．１１・・・コマンドコード１２・・・終了
コード　　　１３・・・マルチプレクサ５１・・・実行
待ち命令レジスタ ７１・・・実行済み命令レジスタ ８１・・・実行結果レジスタ １４・・・Ｃ／百傷信 号理人　弁理士　小　川　勝　男 第１　回 す 篤　２　図 第　３　図 ＩＩ　　　　　　　　　　　　　　　　　ｌｔｈ　＋　
口

Claims (1)

1. 【特許請求の範囲】 １、主プロセッサと、該主プロセッサから与えられた命
   令を実行する副プロセッサと、上記主プロセッサからの
   複数の未実行命令を記憶する未実行命令記憶手段とを備
   えるマルチプロセッサシステムにおいて、上記副プロセ
   ッサによつて実行された複数の命令を記憶する実行済み
   命令記憶手段と、複数の上記実行済み命令の実行結果を
   記憶する実行結果記憶手段とを設け、上記実行済み命令
   記憶手段および上記実行結果記憶手段にそれぞれ記憶さ
   れた実行済み命令および実行結果が対応付けて上記王プ
   ロセッサに出力されることを特徴とするマルチプロセッ
   サシステム。 ２、上記命令のビット長が上記王プロセッサのデータバ
   ス幅の１／２以下であり、上記主プロセッサが同時に複
   数の命令を上記未実行命令記憶手段に書込むことを特徴
   とする請求項１記載のマルチプロセッサシステム。 ３、上記命令のビット長と上記実行結果のビット長の和
   が、上記主プロセッサのデータバス幅以下であり、上記
   主プロセッサが上記実行済み命令記憶手段および上記実
   行結果記憶手段から同時に上記実行済み命令および上記
   実行結果を読出すことを特徴とする請求項１または２記
   載のマルチプロセッサシステム。 ４、上記実行済み命令記憶手段および上記実行結果記憶
   手段から読出された上記実行済み命令および上記実行結
   果にそれぞれ両データの識別符号を付加して、両データ
   を交互に切換えて上記主プロセッサに出力する手段を設
   けたことを特徴とする請求項１記載のマルチプロセッサ
   システム。 ５、上記未実行命令記憶手段、上記実行済み命令記憶手
   段および上記実行結果記憶手段のうち１ないしすべてを
   ファーストインファーストアウト記憶手段により構成し
   たことを特徴とする請求項１ないし４記載のマルチプロ
   セッサシステム。 ６、請求項１記載の上記未実行命令記憶手段、上記実行
   済み命令記憶手段および上記実行結果記憶手段のうち１
   ないしすべてと、上記副プロセッサとを集積化してなる
   マルチプロセッサシステム用の副プロセッサ。 ７、請求項１記載の上記未実行命令記憶手段、上記実行
   済み命令記憶手段および上記実行結果記憶手段を集積化
   して成るマルチプロセッサシステム用のインタフェイス
   回路。