JPH0795276B2

JPH0795276B2 - 情報処理装置

Info

Publication number: JPH0795276B2
Application number: JP2311633A
Authority: JP
Inventors: 克仁福岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-11-19
Filing date: 1990-11-19
Publication date: 1995-10-11
Anticipated expiration: 2010-10-11
Also published as: JPH04182834A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、マルチプロセッサシステムを構成する情報処
理装置に関し、特に、割込み処理を効率良く実行する情
報処理装置に関する。

（従来の技術）一般に情報処理装置COMにおいて、プロセッサMPUは第13
図の示すように外部割込み信号INTを受け付けるように
なっており、プロセッサMPUは外部割込み信号INTが入力
されていない間は通常タスクMTSKを実行しているが、外
部割込み信号INTが入力されると通常タスクMTSKの実行
を中断し、外部割込みハンドラISRを実行する。外部割
込みハンドラISRの内容は一般に通常タスクMTSKの内容
に比べて非常に短いもので、外部割込みハンドラISRが
終了すると再び通常タスクMTSKの実行を継続する。この
様子を第14図に示す。

しかしながら、一般に、外部割込みハンドラISRで使用
するレジスタに関しては、外部割込みハンドラISRの先
頭でレジスタの内容を保存（SAVE）し、外部割込みハン
ドラISRの最後にレジスタの内容を復帰（RESTORE）しな
くてはならない。このため、外部割込みハンドラISRの
処理時間は長くなり、しかもこの動作は外部割込みハン
ドラISRを実行する度に行なわなくてはならず、極めて
非効率的であった。

また、外部割込み信号INTが入力される度に通常タスクM
TSKの実行が中断するので、通常タスクMTSKの処理時間
が外部割込み信号INTの入力される頻度によって左右さ
れていた。

更に、外部割込みハンドラISRは一般的に単純な処理で
あり、一方、プロセッサMPUは近年では浮動小数点演算
器、パイプラインなど高度な機能を有するのが普通であ
って、外部割込みハンドラISRの実行には必要のない機
能を数多く含んでいる。従って、外部割込みハンドラIS
Rの実行時にはプロセッサMPUを独占することになるの
で、プロセッサMPUの高度な機能の利用効率が悪いとい
う問題があった。

（発明が解決しようとする課題）以上の様に、従来の情報処理装置では、外部割込みハン
ドラにおけるレジスタの保存・復帰の処理のために処理
時間が長くなる、通常タスクの処理時間が外部割込みの
頻度に左右される、またプロセッサの高度な機能の利用
効率が悪いという欠点があった。

本発明は、上記問題点を解決するもので、その目的は、
外部割込みハンドラにおいてレジスタの保存・復帰の処
理を必要としない、外部割込みの度に通常タスクの実行
を中断しない、また外部割込みハンドラの処理でプロセ
ッサの高度な機能を浪費しない情報処理装置を提供する
ことである。

［発明の構成］（課題を解決するための手段）前記課題を解決するために、本発明の第１の特徴は、第
１図及び第９図に示す如く、主プロセッサMPUと、複数
の副プロセッサSPUと、これらプロセッサ群とバスBUSに
て結合される共有メモリMEMとを備える情報処理装置に
おいて、前記主プロセッサMPUは、通常タスクMTSKを実
行し、前記複数の副プロセッサSPUは、それぞれ外部割
込み信号INTに接続され、該割込み信号INTを契機として
外部割込みハンドラISRを実行することである。

また、本発明の第２の特徴は、第１図及び第３図に示す
如く、主プロセッサMPUと、複数の副プロセッサSPUと、
これらプロセッサ群とバスBUSにて結合される共有メモ
リMEMとを備える情報処理装置において、外部割込みに
関する情報を保持する領域として前記共有メモリMEM上
に構成される割込み情報記憶手段mem itskと、前記主プ
ロセッサMPUと接続して一定時間間隔でタイマ割込み信
号TIMを出力するタイマTIMERとを具備し、前記複数の副
プロセッサSPUは、それぞれ外部割込み信号INTに接続さ
れ、該割込み信号INTを契機として外部割込みハンドラI
SRを実行して前記割込み情報記憶手段mem itskに割込み
に関する情報を書き込み、前記主プロセッサMPUは、前
記タイマ割込み信号TIMを受け付ける毎にシステム割込
みハンドラDSPを起動して前記割込み情報記憶手段mem i
tskを参照し、情報がある場合には割込みタスクITSKを
実行することである。

また、本発明の第３の特徴は、第10図に示す如く、主プ
ロセッサMPUと、複数の副プロセッサSPUと、これらプロ
セッサ群とバスBUSにて結合される共有メモリMEMとを備
える情報処理装置において、外部割込みに関する情報を
保持する領域として前記共有メモリMEM上に構成される
割込み情報記憶手段mem itskと、前記主プロセッサMPU
内に構成される遅延割込みレジスタDIとを具備し、前記
複数の副プロセッサSPUは、それぞれ外部割込み信号INT
に接続され、該割込み信号INTを契機として外部割込み
ハンドラISRを実行して前記割込み情報記憶手段mem its
kに割込みに関する情報を書き込むと同時に前記遅延割
込みレジスタDIをリセットし、前記主プロセッサMPU
は、前記遅延割込みレジスタDIがリセットされるとシス
テム割込みハンドラDSPを起動して前記割込み情報記憶
手段mem itskを参照して割込みタスクITSKを実行するこ
とである。

更に、本発明の第４の特徴は、第12図に示す如く、上記
第１、２及び３の特徴を有する情報処理装置において、
前記副プロセッサSPUに直接接続されるローカルメモリL
OCを具備することである。

（作用）本発明の情報処理装置は、外部割込み信号INT毎に外部
割込み処理専用の副プロセッサSPUを主プロセッサMPUと
は別に設けて、該副プロセッサSPUを外部割込み信号INT
により起動させ、外部割込み信号INTを契機に行なう単
純な処理である外部割込みハンドラISRは、副プロセッ
サSPU上で主プロセッサMPU上の処理とは独立に実行し、
外部割込み信号INTを契機に行なう複雑な処理である割
込みタスクITSKを実行する必要が生じた場合に限り、主
プロセッサMPUへ通信をして主プロセッサMPU上で割込み
タスクITSKを実行する。

（実施例）以下、本発明に係る実施例を図面に基づいて説明する。

第１図に本発明による第１の実施例を示す。同図は２台
のプロセッサ、即ち、主プロセッサMPU及び副プロセッ
サSPUと、両方のプロセッサからアクセス可能な共有メ
モリMEMとをバスBUSにより結合した情報処理装置COM1の
構成図を示したものである。同図において、主プロセッ
サMPUにはタイマTIMERが接続されており、タイマTIMER
は一定時間間隔でタイマ割込み信号TIMを発生するよう
に構成されている。主プロセッサMPUはタイマ割込み信
号TIMが入力されると一般のプロセッサと同様に割込み
処理を実行する。また、副プロセッサSPUには外部割込
み信号INTが接続されており、外部割込み信号が入力さ
れると実行を開始する。

この様な構成を有する本実施例の情報処理装置COM1で
は、主プロセッサMPU及び副プロセッサSPUは、第２図に
示すような基本的動作を行なう。即ち、外部割込み信号
INTが入力されていない間、主プロセッサMPUは通常タス
クMTSKを実行しているが、副プロセッサSPUは実行を停
止している。外部割込み信号INTが入力されると、副プ
ロセッサSPUは外部割込みハンドラISRの実行を開始し、
外部割込みハンドラISRの実行を終了すると、再び停止
する。副プロセッサSPUは主プロセッサMPUの動作とは独
立に動作し、副プロセッサSPUが動作している間も、主
プロセッサMPUは動作を継続している。

従って、本実施例では、外部割込みハンドラISRは独立
した副プロセッサSPU上で動作するので、外部割込みハ
ンドラISRで使用するレジスタに関して、割込みハンド
ラISRの先頭でレジスタの内容を保存（SAVE）し、外部
割込みハンドラISRの最後でレジスタの内容を復帰（RES
TORE）する必要がない。また、外部割込みハンドラISR
は通常タスクMTSKと並列して動作するので、情報処理装
置COM1は外部割込み信号INTが入力される度に通常タス
クMTSKの実行を中断するようなことがない。更に、外部
割込みハンドラISRは主プロセッサMPUには無関係に処理
されるので、主プロセッサMPUの高度な機能を浪費する
ことがない。以上の様に従来問題とされた点は全て解決
できる。

しかしながら、以上の説明の状況のように、外部割込み
信号INTを契機に行なうべき処理が単純であれば、副プ
ロセッサSPUだけで処理できるが、例えば、外部割込み
信号INTを契機にして、単純な内容の外部割込みハンド
ラISRの他に、浮動小数点演算を含んでいる等の複雑な
内容の割込みタスクITSKを実行しなければならない場合
があり得る。この場合、主プロセッサMPUの行なってい
る通常タスクを中断して割込みタスクITSKを実行させな
くてはならない。この場合、本実施例の情報処理装置CO
M1では、次のようにプログラムしてこの装置を動作させ
る。

以下、その方法について第３図、第４図及び第５図を用
いて説明する。

先ず、外部割込み信号INTが入力されていないとき、主
プロセッサMPU上では通常タスクMTSKが実行されている
が、主プロセッサMPUにはタイマTIMERから一定時間間隔
で発生するタイマ割込み信号TIMが入力されており、タ
イマ割込み信号TIMが入力される度に通常タスクMTSKの
実行を中断してシステム割込みハンドラDSPが実行され
る。この間副プロセッサSPUは実行を停止している。外
部割込み信号INTが入力されると、副プロセッサSPUは外
部割込みハンドラISRの実行を開始する。外部割込みハ
ンドラISRの中には、割込みタスクITSKの起動要求命令W
AKEがプログラムされており、この命令により、共有メ
モリMEM中のアドレスmem itskに“1"が書き込まれる。
副プロセッサSPUはこの命令を実行して外部割込みハン
ドラISRの実行を終了すると、再び停止する。このよう
に、副プロセッサSPUは主プロセッサMPUの動作とは独立
に動作し、副プロセッサSPUが動作している間も、主プ
ロセッサMPUは動作を継続している。また、外部割込み
ハンドラISRが動作した結果、共有メモリMEM中のアドレ
スmem itskには“1"が書き込まれている。

次に、主プロセッサMPUにタイマ割込み信号TIMが入力さ
れてシステム割込みハンドラDSPが実行されたとき、主
プロセッサMPUは、第４図に示すシステム割込みハンド
ラDSPのプログラムに従って動作する。先ず、ステップS
41で、共有メモリMEM中のアドレスmem itskの内容を読
み取り、この内容が“0"でない場合、ステップS42で割
込みタスクITSKを起動するシステムコールsta tskを発
行して、ステップS43でMEM中のアドレスmem itskの内容
を“0"に戻してステップS44に進む。また、ステップS41
でMEM中のアドレスmem itskの内容が“0"であった場合
は直接ステップS44に進み、タスクのスケジューリング
を行なうシステムコールret intを発行し、処理を終了
する。

尚、主プロセッサMPU上では、一般的なオペレーティン
グシステムが動作しているものとし、以上のシステムコ
ールは、このオペレーティングシステムに向けて発行さ
れるものとする。オペレーティングシステムに関する詳
細な説明は、本発明の重要な要素ではないので説明を省
略する。尚、オペレーティングシステムの詳細な説明
は、例えば「ITRON仕様書 ITRON2 Ver.2.02.00.00（社
団法人トロン協会）」に詳しく書かれている。

また、割込みタスクITSKを起動するシステムコールsta
tskが発行された結果として、中断状態になっている通
常タスクMTSKの他に、割込みタスクITSKがリアルタイム
オペレーティングシステム上で動作するタスクとして登
録される。更に続けてタスクのスケジューリングを行な
うシステムコールret intが発行された結果として、通
常タスクMTSKと割込みタスクITSKの優先度が比較され、
優先度の高いタスクが選択され、実行される。尚、ここ
では割込みタスクITSKの方に高い優先度が指定されてお
り、割込みタスクITSKが指定されるものとする。優先度
の指定方法はリアルタイムオペレーティングスシステム
毎に異なるし、ここでは重要ではないので説明は省略す
る。

システム割込みハンドラDSPの実行が終了した後、通常
タスクMTSKは中断のままとなり、割込みタスクITSKが実
行される。割込みタスクITSKの最後にはタスクの実行を
終了するシステムコールext tskがプログラムされてお
り、この命令によってオペレーティングシステムは割込
みタスクITSKの登録を削除する。その結果として中断状
態になっていた通常タスクMTSKの実行が再開される。以
上の様子をタイムチャートで表すと第５図のようにな
る。

このように、本実施例の構成によれば、単純な内容の外
部割込みハンドラISRは副プロセッサで主プロセッサと
は独立に行ない、複雑な内容の割込みタスクITSKを実行
しなければならない場合には、主プロセッサMPUが実行
中の通常タスクを中断して割込みタスクITSKを実行する
ことができる。

次に、別の場合として、外部割込み信号INTを契機にし
て、主プロセッサMPU上で動作しているオペレーティン
グシステムに対してシステムコールを発行したい場合が
ある。この場合、本実施例の情報処理装置COM1では、次
のようにプログラムしてこの装置を動作させる。

以下、その方法について第６図、第７図及び第８図を用
いて説明する。

先ず、外部割込み信号INTが入力されていないとき、主
プロセッサMPU上では通常タスクMTSKが実行されている
が、主プロセッサMPUにはタイマTIMERから一定時間間隔
で発生するタイマ割込み信号TIMが入力されており、タ
イマ割込み信号TIMが入力される度に通常タスクMTSKの
実行を中断してシステム割込みハンドラDSPが実行され
る。この間副プロセッサSPUは実行を停止している。外
部割込み信号INTが入力されると、副プロセッサSPUは外
部割込みハンドラISRの実行を開始する。以上の動作は
前述の場合と同じである。

外部割込みハンドラISRの中には、システムコールの発
行要求命令SCALがプログラムされており、この命令によ
り、共有メモリMEM中のアドレスmem scalにシステムコ
ール時に渡すべきパラメータが書き込まれる。副プロセ
ッサSPUはこの命令を実行して外部割込みハンドラISRの
実行を終了すると、再び停止する。このように、副プロ
セッサSPUは主プロセッサMPUの動作とは独立に動作し、
副プロセッサSPUが動作している間も、主プロセッサMPU
は動作を継続している。また、外部割込みハンドラISR
が動作した結果、共有メモリMEM中のアドレスmem scal
にはシステムコール時に渡すべきパラメータが書き込ま
れている。

次に、主プロセッサMPUにタイマ割込み信号TIMが入力さ
れてシステム割込みハンドラDSPが実行されたとき、主
プロセッサMPUは、第７図に示すシステム割込みハンド
ラDSPのプログラムに従って動作する。先ず、ステップS
71で、共有メモリMEM中のアドレスmem scalの内容を読
み取り、この内容が“0"でない場合、ステップS72で共
有メモリMEM中のアドレスmem scalの内容に従ってシス
テムコールを発行する命令sys calを発行して、ステッ
プS73でMEM中のアドレスmem scalの内容を“0"に戻して
ステップS74に進む。また、ステップS71でMEM中のアド
レスmem scalの内容が“0"であった場合は直接ステップ
S74に進み、タスクのスケジューリングを行なうシステ
ムコールret intを発行し、処理を終了する。そしてそ
の後、中断状態になっていた通常タスクMTSKの実行が再
開される。以上の様子をタイムチャートで表すと第８図
のようになる。

このように、本実施例の構成によれば、単純な内容の外
部割込みハンドラISRは副プロセッサで主プロセッサと
は独立に行ない、主プロセッサMPU上で動作しているオ
ペレーティングシステムにシステムコールを発行する必
要がある場合には、主プロセッサMPUが実行中の通常タ
スクを中断してシステムコールを発行することができ
る。

以上の様に、第１の実施例では、外部割込み信号INTを
処理する専用の副プロセッサSPUを設ける基本的な構成
方法について説明した。一般に、主プロセッサMPUは年
々複雑さの度合いを増しているが、これに対して外部割
込みハンドラISRが行なうべき処理は比較的簡単であ
る。また、外部割込みハンドラISRが行なう必要がある
場合にも、既に第１の実施例で述べたような方法を用い
ることにより、主プロセッサMPU上で動作する割込みタ
スクITSKに処理を任せることができる。従って、副プロ
セッサSPUは単純な構成で十分であり、それゆえ回路面
積や価格の負担が少ないので、一般的に情報処理装置CO
M1には複数の副プロセッサSPUを設けることも可能であ
る。

第２の実施例は、複数の外部割込み信号INT1、INT2、IN
T3及びINT4に対応した副プロセッサSPU1、SPU2、SPU3及
びSPU4を設けた情報処理装置COM2である。この情報処理
装置COM2の構成を第９図に示す。この情報処理装置COM2
の動作は第１の実施例と同じである。

この様な構成であれば、複数の外部割込み信号INT1、IN
T2、INT3及びINT4を使用することができ、しかもそれぞ
れの外部割込み信号に対応した外部割込みハンドラISR
1、ISR2、ISR3及びISR4は、独立した副プロセッサ上で
並列動作するので、他の外部割込みに左右されずに直ち
に動作できる利点もある。

以上説明した第１及び第２の実施例では、副プロセッサ
SPUから主プロセッサMPUへの通信にタイマ割込み信号TI
Mを使用していた。このため、主プロセッサMPUが通信を
受け付けるまでには最大でタイマ割込み信号TIMの間隔
分の遅れがあるという問題がある。

この遅れをなくし、主プロセッサMPUが即座に通信を受
け付けるようにした情報処理装置が本発明の第３の実施
例に係る情報処理装置COM3である。第10図に情報処理装
置COM3の構成図を示す。同図において、情報処理装置CO
M3中の主プロセッサMPUは遅延割込みレジスタDIを持
ち、遅延割込みレジスタDIの内容が“0"の場合に遅延割
込みを発生するように構成されている。遅延割込みの技
術の詳細については本発明の重要な要素ではないので説
明を省略する。遅延割込みの説明については、例えば、
“Specification of the chip based on the TRON arch
itecture Ver.1.00. .00.00（社団法人トロン協
会）”に詳しく書かれている。

また、この情報処理装置COM3では、遅延割込みレジスタ
DIは副プロセッサSPUから書き込みが可能なように構成
されている。

先ず、外部割込み信号INTが入力されていないとき、主
プロセッサMPU上では通常タスクMTSKが実行されてお
り、この時の遅延割込みレジスタDIの内容は“1"にして
おく。また、外部割込み信号INTが入力されるまで副プ
ロセッサSPUは実行を停止しており、外部割込み信号INT
が入力されると、副プロセッサSPUは外部割込みハンド
ラISRの実行を開始する。外部割込みハンドラISRの中に
は、割込みタスクITSKの起動要求命令WAKEがプログラム
されており、この命令により、共有メモリMEM中のアド
レスmem itskに“1"が書き込まれ、遅延割込みレジスタ
DIに“0"が書き込まれる。副プロセッサSPUはこの命令
を実行して外部割込みハンドラISRの実行を終了する
と、再び停止する。このように、副プロセッサSPUは主
プロセッサMPUの動作とは独立に動作し、副プロセッサS
PUが動作している間も、主プロセッサMPUは動作を継続
している。また、外部割込みハンドラISRが動作した結
果、共有メモリMEM中のアドレスmem itskには“1"が書
き込まれている。

遅延割込みレジスタDIに“0"が書き込まれると、主プロ
セッサMPUは遅延割込みを発生し、通常タスクMTSKの処
理を中断してシステム割込みハンドラDSPの処理を行な
う。以上の様子をタイムチャートで表すと第11図のよう
になる。また、システム割込みハンドラDSPの内容は第
４図に示したものと同じであり、以後、第１の実施例と
同様の動作をする。即ち、システム割込みハンドラDSP
の実行が終了した後、通常タスクMTSKは中断のままとな
り、割込みタスクITSKが実行される。割込みタスクITSK
の最後にはタスクの実行を終了するシステムコールext
tskがプログラムされており、この命令によってオペレ
ーティングシステムは割込みタスクITSKの登録を削除す
る。その結果として中断状態になっていた通常タスクMT
SKの実行が再開される。

このように、本実施例の構成によれば、第１の実施例の
効果に加えて、外部割込み信号INTの入力によって割込
みタスクITSKを実行する要求が発生した場合には、この
要求を直ちに主プロセッサMPUに伝達して、割込みタス
クITSKを実行することができる。

尚、本実施例においても、第２の実施例のように複数の
副プロセッサSPU1、SPU2、SPU3及びSPU4を設けることも
できる。

以上説明した第１、第２及び第３の実施例では、複数の
プロセッサが同一のバスBUSに接続されて並列的に動作
するため、バスBUSを流れるデータが混雑し、プロセッ
サの動作が妨げられる可能性がある。次に示す実施例は
この問題を解消するものである。

本発明の第４の実施例に係る情報処理装置COM4の構成を
第12図に示す。同図において、情報処理装置COM4は、主
プロセッサMPU及び副プロセッサSPUと、両方のプロセッ
サからアクセス可能な共有メモリMEMとをバスBUSにより
結合して構成される。副プロセッサSPUは、直接接続さ
れたローカルメモリLOCを持ち、ローカルメモリLOCの内
容は副プロセッサSPUからバスBUSを経由しないで読み書
きできるように構成されている。この構成で、外部割込
みハンドラISRのプログラムをローカルメモリに配置し
ておけば、副プロセッサSPUが動作する際に、バスBUSを
経由せずにプログラムを読み出せるので、バスBUSの理
由頻度を小さくできる。また更に、外部割込みハンドラ
ISRがアクセスするスタック領域やデータ領域をローカ
ルメモリLOCに配置してもよい。

一般に、外部割込みハンドラISRのプログラムは短いの
が普通であり、アクセスするデータも決まっていること
が多いので、ローカルメモリLOCは小さくてよいことが
多い。この意味でこの構成は実現性が高いといえる。

尚、本実施例はこれまでに説明した全ての実施例に組み
合わせて適用することもできる。

［発明の効果］以上の様に本発明によれば、外部割込み信号INT毎に、
外部割込み処理専用の副プロセッサSPUを主プロセッサM
PUとは別に設けて、副プロセッサSPUを外部割込み信号
により起動するようにし、外部割込み信号INTを契機に
行なう単純な処理外部割込みハンドラISRは副プロセッ
サSPU上で主プロセッサMPU上の処理とは独立に実行し、
外部割込み信号INTを契機に行なう複雑な処理割込みタ
スクITSKを実行する必要が発生した場合に限り、主プロ
セッサMPUへ通信をして主プロセッサMPU上で割込みタス
クITSKを実行するように情報処理装置を構成したので、
外部割込みハンドラISRで使用するレジスタに関して、
外部割込みハンドラISRの先頭でレジスタの内容を保存
（SAVE）し、外部割込みハンドラISRの最後にレジスタ
の内容を復帰（RESTORE）する必要がなく、また、外部
割込み信号ISRが入力される度に通常タスクMTSKの実行
を中断することがなく、更に、外部割込みハンドラISR
の処理で主プロセッサMPUの高度な機能を浪費すること
のない情報処理装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る情報処理装置の構
成を示す概念図、第２図は第１の実施例に係る情報処理装置の動作を示す
タイムチャート、第３図は第１の実施例に係る情報処理装置の第２の動作
を示す概念図、第４図は第１の実施例に係る情報処理装置の第２の動作
を示すフローチャート、第５図は第１の実施例に係る情報処理装置の第２の動作
を示すタイムチャート、第６図は第１の実施例に係る情報処理装置の第３の動作
を示す概念図、第７図は第１の実施例に係る情報処理装置の第３の動作
を示すフローチャート、第８図は第１の実施例に係る情報処理装置の第３の動作
を示すタイムチャート、第９図は本発明の第２の実施例に係る情報処理装置の構
成を示す概念図、第10図は本発明の第３の実施例に係る情報処理装置の構
成を示す概念図、第11図は第３の実施例に係る情報処理装置の動作を示す
タイムチャート、第12図は本発明の第４の実施例に係る情報処理装置の構
成を示す概念図、第13図は従来の情報処理装置の構成を示す概念図、第14図は従来の情報処理装置の動作を示すタイムチャー
トである。 COM1〜COM4……情報処理装置 MPU……主プロセッサ SPU、SPU1〜SPU4……副プロセッサ BUS……バス MEM……共有メモリ LOC……ローカルメモリ TIMER……タイマ DI……遅延割込みレジスタ mem itsk、mem scal……割込み情報記憶手段 INT、INT1〜INT4……外部割込み信号 TIM……タイマ割込み信号 ISR……外部割込みハンドラ DSP……システム割込みハンドラ MTSK……通常タスク ITSK……割込みタスク

Claims

【特許請求の範囲】

【請求項１】主プロセッサと、少なくとも１つの副プロ
セッサと、これらプロセッサ群とバスにて結合される共
有メモリとを備える情報処理装置において、前記主プロ
セッサは、通常タスクを実行し、前記少なくとも１つの
副プロセッサは、それぞれ外部割込み信号に接続され、
前記主プロセッサに代って該割込み信号を受け、外部割
込みハンドラを実行することを特徴とする情報処理装
置。
【請求項２】主プロセッサと、複数の副プロセッサと、
これらプロセッサ群とバスにて結合される共有メモリと
を備える情報処理装置において、前記副プロセッサに直
接接続されるローカルメモリを有することを特徴とする
請求項１に記載の情報処理装置。