JPH04191938A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は複数のプロセスまたは複数のプロセッサ間で所
定の処理を実行する情報処理システムに係り、特にシス
テムのデバッグを効率的に行うことを可能とする機能を
備えた情報処理システムに関する。

（従来の技術） 近時、複数のプロセス（マルチプロセス）や複数のプロ
セッサ（マルチプロセッサ）を用いて、処理を効率的に
実行する情報処理システムが種々開発されている。この
種のシステムをデノ（ラグする場合、システム全体を何
等かの方法で停止させ、その時点での各種の情報を解析
することが行われる。このようにしてシステム全体を停
止させるこけるダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）のリフレッシュ・タイミングが毎回具
なる為に、システムの動作を規定するプログラムの挙動
に再現性がなくなる。この結果、デノ（ラグ時における
各種の情報がその都度具なることが多々生じ、そのデバ
ッグが非常に困難となると云う問題があった。

例えば第５図に示すようにプロセッサ１１．１２に対す
るプログラムが与えられ、プロセッサ宴２が［ＳＥＴ　
ｆｌａｇ］の命令を実行してプロセッサ宴１に対して同
期信号を送り、プロセッサｔｉではそのチエツクポイン
トにて［ＢＲＣｆｌａｇ］の命令を実行し、ｒａｎｇが
セットされている場合には［Ｉａｂｅｌ　Ｂ］で指定さ
れる処理Ｂを、またｆ’ｌａｇがセットされていない場
合には［Ｉａｂｅｌ　Ａ］で指定される処理Ａを実行す
るものとする。

ところが第６図（ａ）（ｂ）にそれぞれ示すようにプロ
セッサ婁２がどの時点で［ＳＥＴ　ｆｌａｇ］の命令を
実行して同期信号を送るかによって、プロセッサ零１が
［ＢＲＣｆｌａｇ］の命令を実行するチエツクポイント
時にｆ’ｌａｇがセットされているか否かが変化する。

一つまりプロセッサｔ２からのメモリアクセスに対し−
て、第６図（ａ）に示すようにメモリがらのり−゛ドが
完了する前にＤＲＡＭのリフレッシュによる待ちが入る
と、その間、プロセッサ宴２の処理動作が中断されるの
で、プロセッサ婁２による［　ＳＥＴｆｌａｇ］の命令
の実行が遅れることになる。するとプロセッサＨが［Ｂ
ＲＣｆｌａｇ］の命令を実行するチエツクポイント時に
はｆｌａｇがセットされていないことから、プロセッサ
婁ｌは処理Ａを実行することになる。しかし第６図（ｂ
）に示すようにＤ　ＲＡ　Ｍのリフレッシュによる待ち
が無い場合には、プロセッサ婁２は即座に［ＳＥＴ　ｆ
ｌａｇ］の命令を実行するので、プロセッサ婁１が［Ｂ
ＲＣｒｌａｇ］の命令を実行するチエツクポイント時に
はｆ’ｌａｇがセットされていることから、この場合に
はプロセッサ寥１は処理Ｂを実行することになる。

このようにデバッグ時におけるシステムの各種情報が、
ＤＲＡＭのリフレッシュ・タイミングに起因して様々に
変化するので、そのデバッグが非常に困難化すると云う
問題があった。

（発明が解決しようとする課題） このように従来のシステムでは、プロセッサがかるかに
よって複数のプロセッサ間の処理の進み一合が大きく変
化してしまう。これ故、ＤＲＡＭのリフレッシュ拳タイ
ミングに起因してプログラムの挙動の再現性が失われる
ので、システムのデバッグを効率的に行うことが非常に
困難となると云う問題があった。

本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、ダイナミック・ランダム串アク
セスーメモリのリフレッシュ・タイミングに左右される
ことなく、常に安定に、且つ効率的にシステムのデバッ
グを可能とする情報処理システムを提供することにある
。

［発明の構成コ （課題を解決するための手段） 本発明は複数のプロセスまたは複数のプロセッサ間で所
定の処理を実行する情報処理システムに係り、 ダイナミック・ランダム・アクセス・メモリのリフレッ
シュ信号を用いて、前記各プロセスまたはプロセッサで
の処理動作の開始、または中断のタイミングを規定する
手段を設けたことを特徴とするものである。

（作　用） 場所でリフレッシュが掛けられることになる。この結果
、複数のプロセッサ間での処理の進み具合が常に一定化
され、プログラムの挙動の再現性が確保されるので、ダ
イナミック・ランダム・アクセス・メモリのリフレッシ
ュ・タイミングに拘らず、そのデバッグを安定に、且つ
効率的に行うことが可能となる。

（実施例） 以下、図面を参照して本発明の一実施例に係る情報処理
システムについて説明する。

第１図は実施例システムの全体的な概略構成を示す図で
あり、基本的にはＨ”−１ｎからなる複数のプロセッサ
・モジュール１ａ、〜１ｎと、コントロール・モジュー
ル２．メモリ・モジュール３とを備えて構成される。

複数のプロセッサ・モジュールｌａ、〜１ｎは、それぞ
れ所定のプログラムに従ってメモリ・モジュール３をア
クセスしながら、その処理動作を実行する。またコント
ロール・モジュール２はシステム全体の動作を制御する
もので、ここでは特にシコントローラ２ａを具備し、こ
のスタート・ストップ・コントローラ２ａからシステム
の停止を制御する信号ＳＹＳＴＥＭ　５ＴＯＰを、信号
線４を通して複数のプロセッサ・モジュールｌａ、〜１
ｎに通知する。しかして各プロセッサ・モジュールＩａ
、〜１ｎは上記信号ＳＹＳＴＥＭ　５ＴＯＰがアクティ
ブとなったとき、その処理動作を停止する。そして前記
信号ＳＹＳＴＥＭＳＴＯＰがインアクティブとなったと
き、前記各プロセッサ・モジュールｌａ、〜１ｎはその
処理動作を開始または中断する。

また信号線５は、前記各プロセッサ・モジニールｌａ、
〜１ｎ等からコントロール拳モジュール２に対してシス
テムの動作停止を要求する信号５ＴＯＰＲＥＱＵＥＳＴ
を通知する為のものである。この信号５ＴＯＰ　ＲＥＱ
ｔｌＥＳＴは、システム外部からマニュアルに入力され
たり、各プロセッサ・モジュールＩａ、〜１ｎが予め設
定された条件になったときにアサートされる。しかして
信号５ＴＯＰ　ＲＥＱＵＥＳＴは、例えばワイヤード・
オア・ロジックを介して前記コントロール・モジュール
２の前記スタート・ストップ・−コントローラ２ａに与
えられる。

尚、プロセッサ・モジュールｌａ、〜１ｎの動作を停止
制御するメカニズムとしては、例えば各プロセッサ・モ
ジュールｌａ、〜ｉｎに与える動作クロツークを止めた
り、各プロセッサ・モジュールｌａ、〜１ｎに対して割
り込みを掛けてデバッグ用の処理プログラムにその制御
を移す等の手法が採用される。

しかしてプロセッサ・モジュールｌａ、〜１ｎの処理動
作の開始、または動作停止後の処理動作の再開は、前記
コントロール・モジュール２のスタート・ストップ・コ
ントローラ２ａに与えられる信号５ＴＡＩ？Ｔ　ＰＵＬ
ＳＥによって制御される。

この信号５ＴＡＲＴ　ＰＵＬＳＥの入力は、外部スイッ
チの投入によりマニュアル的に行ったり、前記プロセッ
サ・モジュールｌａ、〜１ｎ自身が、上記信号５ＴＡＲ
Ｔ　Ｐｔ１ＬＳＥをアクティブにすることによりなされ
る。

さてダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）を備えたメモリ・モジュール３は、上記ＤＲＡＭ
のリフレッシュ時にそのリフレッシュ・コントローラ３
ａから前記コントロール・モジュール２のスタート・ス
トップ・コントローラ２ａに対して、信号！？ＥＦＬＥ
Ｓ）Ｉ　５ＴＡＲＴを通知するように構成されている。

この信号ＲＥＦＬＥＳＨ５ＴＡＲＴは、前ＳＹＳＴＥＭ
　５ＴＯＰをインアクティブにする。この結果、前記コ
ントロール・モジュール２は信号ＲＥＦＬＥＳ）ＩＳＴ
ＡＲＴに同期したタイミングで、つまりＤＲＡＭのリフ
レッシュ・タイミングに同期してその処理動作を再開す
ることになる。

第２図は上述した如く構成された本実施例システムにお
ける上述した各種信号のタイミング関係を示すものであ
る。この第２図に示すようにシステム全体はＳＹＳＴＥ
Ｍ　ＣＬＯＣＫに従って動作し、後述するようにこのＳ
ＹＳＴＥＭ　ＣＬＯＣＫをｎ分周することで前述した信
号ＲＥＦＬＥＳＨＣＬＯＣＫが生成され、またこの信号
ＲＥＰＬＥＳＨＣＬＯＣＫを周期ｍのカウンタにて計数
することでＤＲＡＭのどのアドレスをリフレッシュする
かを指定する信号ＲＥＦＬＥＳ）Ｉ　Ｃ０ＵＮＴＥＲが
生成される。前述したメモリ・モジュール３からの信号
ＲＥＰＬＥＳＨ５ＴＡＲＴは、前記ｎ分周カウンタの値
が［０コのとき、これに同期して生成出力される。

さて上述した如く信号ＲＥＰＬＩＪＨ５ＴＡＲＴに同期
して複数のプロセッサ・モジュール１ａ、〜１ｎの処理
動作を制御する信号ＳＹＳＴＥＭ　５ＴＯＰを生成出力
する、は信号５ＴＡＲＴ　ＰＬＩＬＳＥが入力され、そ
のときに第３のフリップフロップ１３からのＱ出力であ
る信号ＳＹＳＴＥＭ　５ＴＯＰがアクティブであって、
これによってアンド・ゲート１４が開かれている鳶とき
に前記　４クロックＳＹＳＴＥＭ　ＣＬＯＣＫ　（ＣＫ
）に同期してセットされる。そしてこの第１のフリップ
フロップ１１は、前記信号ＳＹＳＴＥＭ　５ＴＯＰがイ
ンアクティブとなり、アンド・ゲート１４が閉じられた
ときにクロックＳＹＳＴＥＭ　ＣＬＯＣＫ　（ＣＫ）に
同期してリセットされる。

しかして第２のフリップフロップ１２は、前記信号ＳＹ
ＳＴＥＭ　５ＴＯＰがアクティブで、且つ前記第１のフ
リップフロップ１１のＱ出力がアクティブであることを
条件として、アンド・ゲート１５を介して信号ＲＥＦＬ
ＥＳＨ５ＴＡＩ？Ｔか入力されたときにクロックＳＹＳ
ＴＥＭ　ＣＬＯＣＫ　（ＣＫ）に同期してセットされる
。

アンド・ゲート１６は、前記第３のフリップフロｍ：の
オア・ゲート１８は、アンド・ゲート１６からの出力、
または前述した信号５ＴＯＰ　ＲＥＱＵＥＳＴを第３の
フリップフロップ１３に導くものである。

１．、−０かくしてこのように構成されたスタート・ス
トップ・コントローラ２ａによれば、第３のフリップフ
ロップ１３は、基本的には信号５ＴＯＰ　ＲＥＱＩＪＥ
ＳＴが入力された時点でセットされ、スタート・ストッ
プ・コントローラ２ａは上記フリップフロップ１３がセ
ットされている期間に亘って信号ＳＹＳＴＥＭ　５ＴＯ
Ｐを出力することになる。また第１のフリップフロップ
１１は、フリップフロップ１３がセットされていること
を条件として信号５ＴＡＲＴ　ＰＵＬＳＥが入力された
時点でセットされる。そしてこれらのフリップフロップ
１１およびフリップフロップ１３がそれぞれセットされ
ていることを条件として、信号ＲＥＦＬＥＳＨ８ＴＡＲ
Ｔが入力されたときに前記第２のフリップフロップ１２
がセットされ、その出力を受けて前記第３のフリップフ
ロップ１３がリセットされる。

この結果、スタート−ストップ・コントローラ２ａは、
信号ＲＥＰＬＥＳＨ５ＴＡＲＴが入力されてから次のる
。つまり各プロセッサ・モジュールｌａ、〜ｉｎは、メ
モリーモジュール３におけるＤＲＡＭのリフレッシュ時
に、信号ＲＥＦＬＥＳＨ５ＴＡＲＴに同期して処理動作
を開始することになる。

尚、信号ＲＥＦＬＥＳＨ５ＴＡＲＴを生成出力するメモ
リ・モジュール３は、基本的には第４図に示すように構
成される。このメモリ・モジュール３におけるＤＲＡＭ
２１は、基本的にはアドレス・レジスタ２２にセットさ
れたアドレス昏データによりアクセスされ、データ・レ
ジスタ２３を介してデータの入出力（データの書き込み
と読み出し）を行う。

このようなメモリ・モジュール３の基本構成に対して、
前記ＤＲＡＭ２１のリフレッシュを制御する為の機能と
して、クロックＳＹＳＴＥＭ　ＣＬＯＣＫをｎ分周する
カウンタ２４と、その出力を計数して前記ＤＲＡＭ２１
のリフレッシュ・アドレスを制御する周期ｍのリフレッ
シュ・カウンタ２５．リフレッシュ・アクセス制御回路
２６．そしてこのリフレッシュ・アクセス制御回路２６
の制御を受けて前記アドレス・レジスタ２２にセットさ
れたアドレス・デーした信号ＲＥＰＬＥＳＨ５ＴＡＲＴ
を生成する機能は、前記ｎ分周カウンタ２４の出力を判
定し、その出力値が［０］であるときに信号ＲＥＦＬＥ
ＳＨ５ＴＡＲＴを出力するゼロ判定回路２８により実現
される。

かくしてこのように構成されたメモリ・モジュ−ル３に
よれば、ＤＲＡＭ２１のリフレッシュ−タイミングに同
期して信号ＲＥＦＬＥＳ）Ｉ　５ＴＡＲＴが生成出力さ
れるので、この信号ＲＥＰＬＥＳＨ５ＴＡＲＴを入力す
る前述した第３図に示す構成のスタート・ストップ・コ
ントローラ２ａにより、上記リフレッシュ・タイミング
に同期して前記各プロセッサ・モジュールｌａ、〜１ｎ
の処理動作がそれぞれ制御されることになる。

この結果、各プロセッサ・モジュール１ａ、〜１ｎはＤ
ＲＡＭ２１かりフレッシュされるタイミングでその処理
動作を開始、または中断することになるので、その後は
各プロセッサ・モジュールｌａ、〜１ｎがそれぞれ実行
する命令列の同じ場所で上述したＤＲＡＭ２１のリフレ
ッシュが掛けられることになり、プログラムの挙動の再
現性が確保されることになる。従ってシステムをデバッ
グするべく、システム全体を停止させても、そのときの
各種情報が上述したリフレッシュによる待ちによって変
化することがなくなり、そのときの情報を安定、確実に
解析することが可能となる。故に、ＤＲＡＭのリフレッ
シュ・タイミングに左右されることなく、システムを効
果的に、且つ安定にデバッグすることか可能となる。

尚、本発明は上述した実施例に限定されるものではなく
、その要旨を逸脱しない範囲で種々変形して実施可能な
ことは勿論のことである。

［発明の効果］ 以上説明したように本発明によれば、複数のプロセッサ
や複数のプロセスを用いて処理を実行するシステムにお
けるプログラムの挙動の再現性を、システム内における
ダイナミック・ランダム・アクセス・メモリのリフレッ
シュ・タイミングに拘ることなく確保することができる
ので、そのデバッグ処理を安定に、且つ効率的に行うこ
とを可能とする等の実用上多大なる効果が奏せられる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る情報処理システムの全
体的な概略構成を示す図、第２図は実施例システムにお
ける各部の信号のタイミング関係を示す図、第３図は実
施例システムにおけるスタート・ストップ・コントロー
ラの構成例を示す図、第４図は実施例システムにおける
メモリ・モジュールの構成例を示す図である。 また第５図は実施例システムで実行されるプログラムの
例を示す図、第６図は第５図に示すプログラムを実行し
た際の従来システムにおけるデバッグ時の問題点を説明
する為の図である。 Ｊａｌ　〜１ｎ・・・プロセッサ・モジュール、２・・
・コントロール・モジュール、２ａ・・・スタート・ス
トップ・コントローラ、３・・メモリ・モジュール、３
ａ・・・リフレッシュ・コントローラ。 出願人　工業技術院長　杉油　賢

Claims (1)

【特許請求の範囲】
1. 複数のプロセスまたは複数のプロセッサ間で所定の処理
   を実行する情報処理システムにおいて、ダイナミック・
   ランダム・アクセス・メモリのリフレッシュ信号を用い
   て、前記各プロセスまたはプロセッサでの処理動作の開
   始、または中断のタイミングを規定する手段を備えたこ
   とを特徴とする情報処理システム。