JPH05314052A - 処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はプロセッサの性能、キャッシュの有
無等に拘わらず、簡単・確実に所望のアクセスタイミン
グを得ることのできる処理装置を提供することにある。 【構成】 本発明の処理装置は、プロセッサ１が入出力
命令を発行することにより入出力装置２にアクセスする
処理装置において、前記プロセッサ１から一定のアクセ
ス時間でアクセスされる時間制御機構３と、前記プロセ
ッサ１が連続して入出力命令を発行することにより前記
入出力装置２に連続してアクセスする際に、所定の入出
力命令の発行後に前記時間制御機構３に所定回数アクセ
スし、その後次の入出力命令を実行する制御手段４とを
具備して構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサと入出力装
置の性能差を吸収して所要のアクセスタイミングを保証
する処理装置に関する。

【０００２】近年コンピュータの性能は急速に向上して
いる。特にプロセッサの処理速度の向上は著しいものが
ある。

【０００３】しかしながら、入出力装置の処理速度の向
上はプロセッサの進歩に追いつかないのが現状であり、
従来の低速の入出力装置を使用してシステムを構築する
場合も少なくない。

【０００４】このため、入出力装置の性能に応じたタイ
ミングでアクセスするためにプロセッサのアクセス間隔
を制御する必要がある。

【０００５】

【従来の技術】従来の８ビットや１６ビットプロセッサ
の時代にはプロセッサの処理速度も速くなかったので、
プログラムで入出力装置の連続アクセスを行っても問題
は少なかった。即ち、プロセッサが入出力命令を実行す
る間隔は入出力装置の最小アクセス間隔以上の時間を要
するものが多かったため、処理速度のミスマッチが発生
することはなかった。

【０００６】しかしながら、最近では３２ビット化が進
むとともに高周波数で動作するプロセッサを使用する場
合が多く、パーソナルコンピュータでも３２ビットのプ
ロセッサが主流となっている。このためプロセッサが連
続して入出力命令を実行することにより入出力装置をア
クセスする際、プロセッサと入出力装置の処理速度のミ
スマッチが発生するに至り、この問題が大きくクローズ
アップされている。

【０００７】一般に、ソフトウェアに対しては、ユーザ
からの互換性を求める声が強く、最近開発されるソフト
ウェアは上位コンパチブルのものが増えている。しかし
ながら、折角、上位コンパチブルのソフトウェアを開発
しても速度的に入出力装置が追随できないものが多く、
その都度、手直しを必要としているのが現状である。

【０００８】このための対策手段として、従来、アクセ
ス間隔の制御は、次のように行われていた。

【０００９】 アクセスとアクセスの間にタイマーを
セットして時間待ちを行う。

【００１０】 ダイナミックループを挿入して時間待
ちを行う。

【００１１】しかしながら、上記では装置に内蔵され
たタイマーを用いて時間待ちを行うが、一般にタイマー
のウエイトが入ると、その処理は待ち状態になり、別の
処理に切り換えられる。かかる処理の切換えが発生する
と処理が遅くなるとともに、処理が複雑になるという欠
点がある。

【００１２】一方、上記の場合は、ループを形成する
命令の実行はプロセッサの性能に依存し、アクセス時間
が一定しないため、各プログラムごとに修正を必要とす
る。

【００１３】また、入出力制御はオペレーティングシス
テムに依存する部分が多いので修正が困難である。

【００１４】さらに、キャッシュを使用した場合は、キ
ャッシュのヒット／ミスヒットによりアクセス時間が異
なり、正確な待ち時間が期待できないという問題も生じ
ている。

【００１５】

【発明が解決しようとする課題】本発明は上記事情に鑑
みなされたもので、その目的は、プロセッサの性能、キ
ャッシュの有無等に拘わらず、簡単・確実に所望のアク
セスタイミングを得ることのできる処理装置を提供する
ことにある。

【００１６】

【課題を解決するための手段】図１は本発明にかかる処
理装置の原理説明図である。

【００１７】請求項１記載の発明は、上記目的を達成す
るために、プロセッサ１が入出力命令を発行することに
より入出力装置２にアクセスする処理装置において、前
記プロセッサ１から一定のアクセス時間でアクセスされ
る時間制御機構３と、前記プロセッサ１が連続して入出
力命令を発行することにより前記入出力装置２に連続し
てアクセスする際に、所定の入出力命令の発行後に前記
時間制御機構３に所定回数アクセスし、その後次の入出
力命令を実行する制御手段４とを具備して構成される。

【００１８】また、同様の目的で請求項２記載の発明
は、請求項１の時間制御機構３がプロセッサ１の入出力
装置２に対する連続アクセスのタイミングを取るために
アクセスされるレジスタ７と、該レジスタ７がアクセス
されたことを検出する検出手段５と、該検出手段５によ
り前記レジスタ７のアクセスが検出された際、計時を開
始する計時手段６と、該計時手段６により所定時間を計
時した際にアクセス終了をプロセッサ１に通知する応答
手段８により構成される。

【００１９】また、同様の目的で、請求項３記載の発明
は、前記時間制御機構３に、プロセッサ１からのアクセ
ス対象となるレジスタ７と、該レジスタ７がアクセスさ
れたことを検出する検出手段５と、該検出手段５で前記
レジスタ７のアクセスが検出された際、前記レジスタ７
の内容に応じた時間の計時を開始する計時手段６と、該
計時手段６による所定時間の計時が終了した際に、その
旨を前記プロセッサ１に応答する応答手段８により構成
される。

【００２０】さらに、同様の目的で、請求項４記載の発
明は、前記時間制御機構３が、前記プロセッサ１のバス
に接続され、前記計時手段６による計時中は、当該時間
制御機構３は前記バスから切り離されることを特徴とす
る請求項２又は３記載の処理装置で構成される。

【００２１】

【作用】本発明の処理装置は、あるアクセスから次のア
クセスの間にアクセス時間が一定な時間待ち専用のレジ
スタ７をアクセスすることにより、安定・正確なアクセ
スタイミングを得るものである。

【００２２】請求項１記載の発明は、プロセッサ１が入
出力装置２をアクセスする際には、入出力装置２に対し
所定の入出力命令を発行後に、制御手段４の制御により
当該時間制御機構３をアクセスし、所要回数のアクセス
が終了すると制御手段４の制御により次の入出力命令を
実行する。

【００２３】これにより、プロセッサ１が入出力装置２
に対して連続アクセスをする際、時間待ちを必要とする
場合には、１回のアクセスに要する時間が一定な時間制
御機構３にアクセスして時間待ちを行うので、プロセッ
サの性能、キャッシュメモリのヒット／ミスヒット等の
誤差を生ずる要因の影響を受けることなく、所要のアク
セスタイミングを得ることができる。しかも、将来的に
は、構造が簡単で制御方法の互換性を維持することが容
易である。

【００２４】また、請求項２記載の発明はプロセッサ１
が入出力装置２をアクセスする際、入出力装置２に対し
所定の入出力命令を発行後に、レジスタ７のアクセスを
行う。このレジスタ７がアクセスされた旨は検出手段５
により検出され、その旨が計時手段６に伝えられる。こ
れにより計時手段６が計時を開始する。

【００２５】そして計時手段６は、所要の時間が経過す
ると、その旨を応答手段８に通知し、応答手段８がレジ
スタ７のアクセス終了をプロセッサ１に通知する。この
信号を受けてプロセッサ１は次の入出力装置のアクセス
を開始する。

【００２６】これにより、１回のアクセスに要する時間
が一定なレジスタ７にアクセスして時間待ちを行うの
で、確実な一定時間を得ることができる。

【００２７】次に、請求項３記載の発明は上記請求項２
の発明において、レジスタ７に入出力装置２の性能に応
じた所要の計時時間を書込み、前記計時手段６は前記レ
ジスタ７の内容に応じた時間を計時するようにしたもの
である。

【００２８】これによりレジスタ７に所要の待ち時間を
書込むだけの簡単な方法で所要のアクセスタイミングを
得られ、将来のプロセッサ１の性能の向上にも容易に対
応可能となる。

【００２９】さらに、請求項４記載の発明は、前記請求
項２または３記載の発明において、プロセッサ１のレジ
スタ７のアクセスは空読みでありバスは使用しないの
で、時間制御機構３をバスから切り離し、入出力装置２
の直接メモリアクセスを可能ならしめている。これによ
りバスの効率的な使用が可能になり、処理速度が向上で
きるものとなっている。

【００３０】

【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。

【００３１】図２は、本発明の実施例にかかる処理装置
の関連要部を示すブロック図である。

【００３２】なお、図１と同一または相当部分には同一
符号を付して説明する。

【００３３】１はプロセッサである。プロセッサ１はア
ドレスバスとデータバスに接続されている。各バスはト
ランシーバ２２、２３、２４、２５により、キャッシュ
アドレスバス、キャッシュデータバス内部アドレスバ
ス、内部データバス、共通アドレスバス及び共通データ
バスに区分されている。プロセッサ１はこの各バスを通
じて所要のアクセスを行う。

【００３４】また、プロセッサ１は応答機構８に接続さ
れており、レジスタ７のアクセスの終了は、計時機構６
を通じて応答機構８よりの応答信号として通知される。

【００３５】２は入出力装置であり、共通データバス及
び共通アドレスバスに接続されており、該バスを通じて
アクセスが行われる。

【００３６】３は時間制御機構であり、アドレスデコー
ダ５、計時機構６、レジスタ７、応答機構８より構成さ
れる。

【００３７】アドレスデコーダ５は、内部アドレスバス
に接続されている。このアドレスデコーダ５はプロセッ
サ１によりレジスタ７のアクセスの要求があると、該レ
ジスタ７のアドレスをデコードし、アクセスのあった旨
を検出する。このアドレスデコーダ５で検出されたアク
セスがあった旨の信号は計時機構６に通知される。

【００３８】計時機構６は、アドレスデコーダ５からの
信号により計時を開始し、所定のカウントになると応答
機構８にアクセスの終了を通知する。この計時機構６の
カウント値はレジスタ７から与えられるようになってい
る。また、この計時機構６からは、計時中である旨の信
号が競合回路２１に供給されるようになっている。

【００３９】レジスタ７は、内部アドレスバス、内部デ
ータバスに接続されている。レジスタ７は一定の正確な
時間遅れを発生するためのものであり空読みされる。こ
のレジスタ７の内容は、上述したように、計時機構６に
供給される。

【００４０】応答機構８は計時機構６よりレジスタ７の
アクセス終了の信号を受け、プロセッサ１にアクセスが
終了したことを通知する。

【００４１】２１は競合回路であり、バスにアクセスの
競合が発生した場合に、プロセッサのアクセスと優先順
位を判定し、いずれかのアクセス要求に対し、アクセス
許可を与え、ゲートの開／閉制御を行うものであり、プ
ロセッサのアクセス要求信号２６は競合回路２１に送ら
れる。

【００４２】また、競合回路２１は入出力装置２よりの
ダイレクトメモリアクセスの要求があると計時機構６よ
りの信号を考慮してダイレクトメモリアクセスの可否を
判断し、ダイレクトメモリアクセスが可能であればトラ
ンシーバ２２、２５を制御してバスを開放し、入出力装
置２のダイレクトメモリアクセスを許可する。

【００４３】２２〜２５はトランシーバである。トラン
シーバ２２〜２５は競合回路２１からのゲート制御信号
により導通／非導通が制御され、バス使用権の確立に使
用される。具体的には、入出力装置２のダイレクトメモ
リアクセスのための切換え等に使用される。

【００４４】次に、上記の構成における本発明の実施例
の動作を説明する。

【００４５】本実施例はプログラム制御と協動して動作
するものであり、１回のアクセスで所望の待ち時間が得
られない場合には、レジスタ７のアクセスをループさせ
る。

【００４６】この待ち時間発生のプロセスは、プロセッ
サ１が入出力装置２を連続してアクセスするため、入出
力命令と入出力命令の間に一定の待ち時間を必要とする
際に使用される。

【００４７】即ち、プロセッサ１が一つの入出力命令を
実行したあと、レジスタ７の例えばリードアクセスを実
行する。これにより、アドレスデコーダ５がレジスタ７
のアドレスを検出し計時機構６に通知する。

【００４８】計時機構６は、このアドレスデコーダ５か
らの通知を受けると、レジスタ７にセットされているデ
ータを、内蔵するカウンタ（図示しない）にセットす
る。そして、計時、即ちカウンタのデクリメントを開始
する。この際、競合回路２１に計時中を示す信号を送
る。

【００４９】かかる状態で推移し、上記カウンタの内容
がゼロになると、計時機構６内に設けられた応答機構８
よりプロセッサ１にアクセス完了の応答信号を送る。こ
の信号を受けてプロセッサ１は次の入出力装置２のアク
セスを行う。

【００５０】なお、上記レジスタには、初期値として、
所定時間を計時するためのデータがセットされているも
のとする。

【００５１】例えば、図３のように入出力装置２の最小
のアクセス間隔が１０μｓで、レジスタ７のアクセス時
間が１μｓ／回とすると、プログラムは１０μｓを得る
ためにレジスタ７を１０回アクセスをする処理を行う。
この際、レジスタ７には、上記内蔵カウンタで１μｓの
時間を計数するに必要なデータがセットされる。

【００５２】この際、レジスタ７を読むのは所定のアク
セス時間を得るために行う空読みであるので、レジスタ
７の内容がオンチィップキャッシュや外部キャッシュに
読み込まれて時間的な誤差を生ずる原因にならぬように
制御する。

【００５３】なお、どの入出力装置２のときに何回ルー
プさせるかは、個々の入出力装置２の仕様によるもので
あり、入出力装置２の性能に応じた制御プログラムを用
意する。

【００５４】また、図２ではレジスタ７は１個のみで構
成している場合を示しているが、複数個を併設し、所要
の待ち時間に応じて任意のレジスタを選択するように構
成してもよい。

【００５５】この方法によれば、入出力装置２の性能に
応じた制御プログラムを用意するだけで、将来、更に高
速のプロセッサを使用した場合にも、ソフト互換を簡単
に維持することができる。

【００５６】次に、第２の実施例としてレジスタ７のレ
ジスタライト値によって、アクセス間隔の変更を可能に
する場合について説明する。

【００５７】なお、本実施例の構成は図２に示された実
施例１と略同じであり、レジスタ７の機能が異なるのみ
であるので、異なる部分について説明する。

【００５８】本実施例の特徴はレジスタ７に、プロセッ
サ１が入出力装置２を連続アクセスするために必要とす
る待ち時間に相当するデータを書き込むことにより、１
回のレジスタアクセスで所望の待ち時間を得ることがで
きる点である。

【００５９】この場合、レジスタ７は書込み可能に構成
し、時間待ちの際には、該レジスタ７には各入出力装置
２の性能に応じた所要の待ち時間に対応するデータをセ
ットする。

【００６０】即ち、レジスタ７にプロセッサ１の必要と
する待ち時間に対応するデータを書き込むと、１回のレ
ジスタアクセスを行うことにより上記待ち時間の経過後
に内蔵カウンタの値が「０」になり、応答機構８を介し
てアクセス終了を示す応答信号がプロセッサ１に通知さ
れる。

【００６１】この方法によればレジスタ７の内容を変更
するだけでアクセス時間を簡単に変更することができ、
将来のプロセッサの性能の向上にも容易に対応できる。

【００６２】次に図２を参照しながら第３の実施例につ
いて説明する。

【００６３】本発明の狙いは、バスの効率的利用であ
る。バスの使用はプロセッサ１のメモリアクセスと入出
力装置２の直接メモリアクセスと競合するが、プロセッ
サ１のレジスタ７のアクセスは空読みであるので実際に
は内部バスを使用しない。

【００６４】従って、プロセッサ１がレジスタ７にアク
セス中は、内部アドレス／データバスを解放して入出力
装置２の主記憶装置に対する直接メモリアクセスを許可
して処理の効率化を図るものである。

【００６５】一般的には、プロセッサ１がメモリアクセ
ス中に入出力装置２からの直接メモリアクセス要求が発
生した場合は、入出力装置２のメモリアクセスは、プロ
セッサ１が内部バスのアクセスを終了し「レディ」の信
号を出してから行われる。

【００６６】即ち、上述したレジスタアクセスの場合
は、計時機構６による計時が終了し、応答機構８からプ
ロセッサ１に「アクセス完了」の応答信号が送られてか
ら行われる。

【００６７】しかし、この実施例ではレジスタアクセス
中の計時機構６は、計時中である旨の信号を競合回路２
１に供給する。

【００６８】競合回路２１は、かかる状態において入出
力装置２からの直接メモリアクセス要求があると、ダイ
レクトメモリアクセスの許可を出すとともに、所定のゲ
ート制御信号を出す。これにより、例えば、トランシー
バ２２及び２３をハイインピーダンスにし、トランシー
バ２４及び２５をイネーブルにすることにより、入出力
装置２は直接メモリアクセスが可能となる。

【００６９】これにより、プロセッサ１のレジスタ７の
アクセスと入出力装置２の直接メモリアクセスを同時並
行的に行うことが可能になり、バスの有効利用ができ処
理速度が向上する。

【００７０】

【発明の効果】以上詳述したように、本発明によればプ
ロセッサの性能やキャッシュメモリのヒット／ミスヒッ
ト、回線の競合等の外的要因とは関係なく入出力装置２
を連続アクセスのためのアクセスタイミングを安定・正
確に発生することができる。

【００７１】また、タイマーやオペレティングシステム
等を使用することなく、簡単な方法で機能が実現でき、
将来のプロセッサの性能の向上にも容易に対応可能な処
理装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の関連要部の構成を示すブロック図であ
る。

【図３】本発明のアクセス間隔制御例のフローチャート
である。

【符号の説明】

１ プロセッサ ２ 入出力装置 ３ 時間制御機構 ４ 制御手段 ５ 検出手段（アドレス デコーダ） ６ 計時手段（計時機構） ７ レジスタ ８ 応答手段（応答機構）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プロセッサ(1) が入出力命令を発行する
   ことにより入出力装置(2) にアクセスする処理装置にお
   いて、 前記プロセッサ(1) から一定のアクセス時間でアクセス
   される時間制御機構(3) と、 前記プロセッサ(1) が一連の入出力命令を発行するため
   に前記入出力装置(2)に連続してアクセスする際に、所
   定の入出力命令の発行後に前記時間制御機構(3) に所定
   回数アクセスし、その後次の入出力命令を実行する制御
   手段(4) とを具備することを特徴とする処理装置。
2. 【請求項２】 前記時間制御機構(3) は、 プロセッサ(1) からのアクセス対象となるレジスタ(7)
   と、 該レジスタ(7) がアクセスされたことを検出する検出手
   段(5) と、 該検出手段(5) で前記レジスタ(7) のアクセスが検出さ
   れた際に、一定時間の計時を開始する計時手段(6) と、 該計時手段(6) による一定時間の計時が終了した際に、
   その旨を前記プロセッサ(1) に応答する応答手段(8) と
   を具備することを特徴とする請求項１記載の処理装置。
3. 【請求項３】 前記時間制御機構(3) は、 プロセッサ(1) からのアクセス対象となるレジスタ(7)
   と、 該レジスタ(7) がアクセスされたことを検出する検出手
   段(5) と、 該検出手段(5) で前記レジスタ(7) のアクセスが検出さ
   れた際、前記レジスタ(7) の内容に応じた時間の計時を
   開始する計時手段(6) と、 該計時手段(6) による所定時間の計時が終了した際に、
   その旨を前記プロセッサ(1) に応答する応答手段(8) と
   を具備することを特徴とする請求項１記載の処理装置。
4. 【請求項４】 前記時間制御機構(3) は、前記プロセッ
   サ(1) のバスに接続され、前記計時手段(6) による計時
   中は、当該時間制御機構(3) は前記バスから切り離され
   ることを特徴とする請求項２又は３記載の処理装置。