JP2515772B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JP2515772B2 JP2515772B2 JP61308507A JP30850786A JP2515772B2 JP 2515772 B2 JP2515772 B2 JP 2515772B2 JP 61308507 A JP61308507 A JP 61308507A JP 30850786 A JP30850786 A JP 30850786A JP 2515772 B2 JP2515772 B2 JP 2515772B2
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- JP
- Japan
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- information processing
- machine cycle
- state
- signal
- bus
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、情報処理装置に関し、例えばマイクロプ
ロセッサに利用して有効な技術に関するものである。
ロセッサに利用して有効な技術に関するものである。
情報処理装置は、複数クロックからなるマシンサイク
ルにより、単位の情報処理を行う。例えば、68000系の
マイクロプロセッサにおいては、第３図のタイミング図
に示すようにしてメモリ等の周辺装置からのデータを受
け取る。クロック信号CLKによって規定されるステートS
0のとき、アドレスバスADDはハイインピーダンス状態に
されている。図示しないが、リードサイクルを示すため
リード／ライト信号はハイレベルにされる。半クロック
遅れたステートS1において、アドレスバスはハイインピ
ーダンス状態から解放される。ステートS2において、ア
ドレスストローブ信号▲▼がロウレベルのアクティ
ブ（アサート）にされ、アドレスバス上に有効なアドレ
ス信号をあることを示す。メモリ等の周辺装置は、上記
アドレスバスADDとアドレスストローブ信号▲▼を
受けて、自分が選択されたかどうかを判断する。メモリ
等の被選択デバイスは、選択されたと判断すると動作状
態となり、データバスに読み出し信号をデータ転送完了
信号▲▼とともに送出する。
ルにより、単位の情報処理を行う。例えば、68000系の
マイクロプロセッサにおいては、第３図のタイミング図
に示すようにしてメモリ等の周辺装置からのデータを受
け取る。クロック信号CLKによって規定されるステートS
0のとき、アドレスバスADDはハイインピーダンス状態に
されている。図示しないが、リードサイクルを示すため
リード／ライト信号はハイレベルにされる。半クロック
遅れたステートS1において、アドレスバスはハイインピ
ーダンス状態から解放される。ステートS2において、ア
ドレスストローブ信号▲▼がロウレベルのアクティ
ブ（アサート）にされ、アドレスバス上に有効なアドレ
ス信号をあることを示す。メモリ等の周辺装置は、上記
アドレスバスADDとアドレスストローブ信号▲▼を
受けて、自分が選択されたかどうかを判断する。メモリ
等の被選択デバイスは、選択されたと判断すると動作状
態となり、データバスに読み出し信号をデータ転送完了
信号▲▼とともに送出する。
上記マイクロプロセッサにおいては、マシンサイクル
T1のようにステートS5の開始時点までの間に、上記デー
タ転送完了信号▲▼がもどってきていること
（ロウレベルのアクティブになること）が必要である。
もしも、上記ステートS5の開始時点までの間に、上記デ
ータ転送完了信号▲▼がもどっていない場合
には、マシンサイクルT2のようにウエイトクロック（ス
テート）Ｗが挿入されて待ち状態になる。つまり、上記
マイクロプロセッサは、ステートS5において、上記デー
タ転送完了信号▲▼のアサートを認識して、
次のステートS6においてデータバス上のデータの取り込
みを行い、ステートS7でアドレスストローブ信号▲
▼は、ハイレベルにネゲートされて１つのマシンサイク
ルを終了する。
T1のようにステートS5の開始時点までの間に、上記デー
タ転送完了信号▲▼がもどってきていること
（ロウレベルのアクティブになること）が必要である。
もしも、上記ステートS5の開始時点までの間に、上記デ
ータ転送完了信号▲▼がもどっていない場合
には、マシンサイクルT2のようにウエイトクロック（ス
テート）Ｗが挿入されて待ち状態になる。つまり、上記
マイクロプロセッサは、ステートS5において、上記デー
タ転送完了信号▲▼のアサートを認識して、
次のステートS6においてデータバス上のデータの取り込
みを行い、ステートS7でアドレスストローブ信号▲
▼は、ハイレベルにネゲートされて１つのマシンサイク
ルを終了する。
このような非同期でのデータ転送オペレーションに関
しては、例えば（株）日立製作所、昭和60年９月発行
『日立マイクロコンピュータデータブック ８ビット・
16ビット マルチチップ』頁604〜頁608等に詳細に述べ
られている。
しては、例えば（株）日立製作所、昭和60年９月発行
『日立マイクロコンピュータデータブック ８ビット・
16ビット マルチチップ』頁604〜頁608等に詳細に述べ
られている。
上記マイクロプロセッサの高速化のためにクロック信
号CLKを高周波数化を図ると、次のような問題が生じ
る。上記アドレスストローブ信号▲▼がハイレベル
にされるのは、ステートS7から次のマシンサイクルのス
テートS2の間である。上記クロック信号CLKの高周波数
化に伴って、その周期が短くされるため、ダイナミック
型RAMのプリチャージ期間が確保できなくってしまう。
号CLKを高周波数化を図ると、次のような問題が生じ
る。上記アドレスストローブ信号▲▼がハイレベル
にされるのは、ステートS7から次のマシンサイクルのス
テートS2の間である。上記クロック信号CLKの高周波数
化に伴って、その周期が短くされるため、ダイナミック
型RAMのプリチャージ期間が確保できなくってしまう。
また、マスター／スレーブのマイクロプロセッサや、
直接メモリアクセス制御装置等のようにバスマスタとな
る得る複数のデバイスを持つシステムにおては、上記ア
ドレスストローブ信号▲▼がネゲートされている間
に、デバイス間のバス権の受け渡しを行う必要がある。
しかし、上記クロック信号CLKの高周波数化にされる
と、その時間が短くされるため、確実なバス権の受け渡
しが行えなくなってしまうという不都合が生じる。
直接メモリアクセス制御装置等のようにバスマスタとな
る得る複数のデバイスを持つシステムにおては、上記ア
ドレスストローブ信号▲▼がネゲートされている間
に、デバイス間のバス権の受け渡しを行う必要がある。
しかし、上記クロック信号CLKの高周波数化にされる
と、その時間が短くされるため、確実なバス権の受け渡
しが行えなくなってしまうという不都合が生じる。
この発明の目的は、新たな機能を付加した情報処理装
置を提供することにある。
置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
マシンサイクル単位に情報処理を行う情報処理装置にお
いて、１つのマシンサイクルの終了と次のマシンサイク
ルの始まりとの間に、１ないし複数クロック分の調整時
間を選択的に挿入させる手段を付加するものである。
要を簡単に説明すれば、下記の通りである。すなわち、
マシンサイクル単位に情報処理を行う情報処理装置にお
いて、１つのマシンサイクルの終了と次のマシンサイク
ルの始まりとの間に、１ないし複数クロック分の調整時
間を選択的に挿入させる手段を付加するものである。
上記した手段によれば、上記ウエイトを挿入すること
によって、１つのマシンサイクル終了から次のマシンサ
イクルの始まりの間に一定の調整時間を設定することが
できるから、ダイナミック型RAMのプリチャージ期間の
確保や、バスマススタ権の受け渡しを確実に行うことが
できるものとなる。
によって、１つのマシンサイクル終了から次のマシンサ
イクルの始まりの間に一定の調整時間を設定することが
できるから、ダイナミック型RAMのプリチャージ期間の
確保や、バスマススタ権の受け渡しを確実に行うことが
できるものとなる。
第１図には、この発明が適用されたマイクロプロセッ
サの一実施例の要部ブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１つの半導体基板上において形成される。
サの一実施例の要部ブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１つの半導体基板上において形成される。
命令解読回路OPDは、このマイクロプロセッサに対す
る命令列としてユーザーが直接に与えた命令列又は言語
プロセッサが生成した命令列の命令を、図示しない主記
憶装置から所定の順序で取り出し、個々の命令に対して
は、その命令の形成部分別の役割に応じた処理を行う。
る命令列としてユーザーが直接に与えた命令列又は言語
プロセッサが生成した命令列の命令を、図示しない主記
憶装置から所定の順序で取り出し、個々の命令に対して
は、その命令の形成部分別の役割に応じた処理を行う。
タイマー回路TMは、発振回路により形成された基準時
間信号を形成し、それを計数することによって、一定の
時間の設定情報等を形成する。このタイマー回路TMは、
ウォッチドッグタイマーWDTを含む。このウォッチドッ
グタイマーWDTは、プログラムの暴走やロックアウト状
態等を検出してシステムリセットをかけるために用いら
れる。
間信号を形成し、それを計数することによって、一定の
時間の設定情報等を形成する。このタイマー回路TMは、
ウォッチドッグタイマーWDTを含む。このウォッチドッ
グタイマーWDTは、プログラムの暴走やロックアウト状
態等を検出してシステムリセットをかけるために用いら
れる。
割り込み制御回路IRQは、上記タイマー回路TM（WDT）
や外部から供給される割り込み信号を受けて、システム
制御部SCに割り込みをかけるものである。
や外部から供給される割り込み信号を受けて、システム
制御部SCに割り込みをかけるものである。
タイミング発生回路TGは、内部回路の動作に必要な各
種クロック信号やタイミング信号を発生させる。
種クロック信号やタイミング信号を発生させる。
算術論理演算ユニットALUは、算術及び論理的な演算
動作を行う。例えば、加算／減算等のような算術演算
や、アンド（AND），オア（OR），排他的論理和（EOR）
等の論理演算を行うものである。システム制御回路SC
は、アキュムレータ、プログラムカウンタ、スタータス
レジスタ及びスタックポインタ等を含み、演算動作の制
御を行う。
動作を行う。例えば、加算／減算等のような算術演算
や、アンド（AND），オア（OR），排他的論理和（EOR）
等の論理演算を行うものである。システム制御回路SC
は、アキュムレータ、プログラムカウンタ、スタータス
レジスタ及びスタックポインタ等を含み、演算動作の制
御を行う。
レジスタ群REGは、各種演算レジスタを含み、レジス
タセレクタによりそのアクセスが行われる。
タセレクタによりそのアクセスが行われる。
主記憶装置アクセス回路MMACは、転送レジスタや主記
憶番地レジスタ等を含み、外部に設けられる主記憶装置
の読み出し／書き込み動作を行うものである。
憶番地レジスタ等を含み、外部に設けられる主記憶装置
の読み出し／書き込み動作を行うものである。
以上簡単に説明した各回路ブロックは、例えば、上記
『日立マイクロコンピュータデータブック ８ビット・
16ビット マルチチップ』等により周知のマイクロプロ
セッサと同等ないし類似のものからなる。
『日立マイクロコンピュータデータブック ８ビット・
16ビット マルチチップ』等により周知のマイクロプロ
セッサと同等ないし類似のものからなる。
この実施例では、ウエイト制御回路WTが設けられる。
このウエイト制御回路WTは、所定の命令ないし動作状態
に応じて形成される制御信号に従って、複数のクロック
信号からなるマシンサイクルに、選択的にウエイトクロ
ック信号を挿入する機能を持つようにされる。上記ウエ
イトクロック信号の挿入は、次に、第２図に示したタイ
ミング図を参照して説明するように、前述のような非同
期でのデータ転送オペレーションを実現するためのもの
と、バスマスタ権の受け渡しやダイナミック型RAMのプ
リチャージ時間を確保するためのものが用意される。
このウエイト制御回路WTは、所定の命令ないし動作状態
に応じて形成される制御信号に従って、複数のクロック
信号からなるマシンサイクルに、選択的にウエイトクロ
ック信号を挿入する機能を持つようにされる。上記ウエ
イトクロック信号の挿入は、次に、第２図に示したタイ
ミング図を参照して説明するように、前述のような非同
期でのデータ転送オペレーションを実現するためのもの
と、バスマスタ権の受け渡しやダイナミック型RAMのプ
リチャージ時間を確保するためのものが用意される。
前者のウエイトは、前記のように非同期でのデータ転
送オペレーションのために設けられるものであり、マシ
ンサクルT2のようにステートS5の開始時点までの間に、
データ転送完了信号▲▼がもどっていない場
合に挿入されるものである。すなわち、上記ウエイト制
御回路WTは、ステートS5において、上記データ転送完了
信号▲▼のアサートされていないときには、
この信号▲▼がアサートされる迄の間ウエイ
トクロック信号Ｗを挿入させるものである。
送オペレーションのために設けられるものであり、マシ
ンサクルT2のようにステートS5の開始時点までの間に、
データ転送完了信号▲▼がもどっていない場
合に挿入されるものである。すなわち、上記ウエイト制
御回路WTは、ステートS5において、上記データ転送完了
信号▲▼のアサートされていないときには、
この信号▲▼がアサートされる迄の間ウエイ
トクロック信号Ｗを挿入させるものである。
一方、後者のウエイトは、特に制限されないが、マシ
ンサイクルの始まりにウエイトクロック信号Ｗを挿入す
るものである。例えば、マイクロプロセッサがダイナミ
ック型RAMをアクセスするときに、所定の制御信号ない
し命令をウエイト回路に与えると、マシンサイクルの始
まりのステートS0の前に、１サイクルのウエイトクロッ
ク信号（W,W）が挿入される。
ンサイクルの始まりにウエイトクロック信号Ｗを挿入す
るものである。例えば、マイクロプロセッサがダイナミ
ック型RAMをアクセスするときに、所定の制御信号ない
し命令をウエイト回路に与えると、マシンサイクルの始
まりのステートS0の前に、１サイクルのウエイトクロッ
ク信号（W,W）が挿入される。
このような状態で、ダイナミック型RAMをアクセスす
ると、同図に示すように、アドレスストローブ信号▲
▼は、図示しない１つ前のマシンサイクルのステート
S7によって、ハイレベルにされ、マシンサイクルT1のス
テートS2によりロウレベルにされる。これにより、アド
レスストローブ信号▲▼がハイレベルにされる時間
が、１クロック分長くすることができるため、このアド
レスストローブ信号▲▼を、ダイナミック型RAMの
実質的なチップ選択信号としての役割を持つ、ロウアド
レスストローブ信号▲▼として用いることができ
る。すなわち、ダイナミック型RAMは上記ロウアドレス
ストローブ信号▲▼のハイレベルの間に内部の回
路がリセットされてプリチャージが行われるものである
ため、上記ウエイトクロック信号Ｗの挿入によって、ダ
イナミック型▲▼のプリチャージ動作に必要な時
間を確保することができる。特に、マイクロプロセッサ
の高速動作化のためには、上記クロック信号CLKの高周
波数化が不可欠のものである。したがって、この実施例
では、マイクロプロセッサの高速化に伴い上記クロック
信号CLKの１周期の時間が短くなるため、上記のような
ウエイト機能の付加によって、マイクロプロセッサの高
速化を図りつつ、ダイナミック型RAMの直接的なアクセ
スを可能にするものである。
ると、同図に示すように、アドレスストローブ信号▲
▼は、図示しない１つ前のマシンサイクルのステート
S7によって、ハイレベルにされ、マシンサイクルT1のス
テートS2によりロウレベルにされる。これにより、アド
レスストローブ信号▲▼がハイレベルにされる時間
が、１クロック分長くすることができるため、このアド
レスストローブ信号▲▼を、ダイナミック型RAMの
実質的なチップ選択信号としての役割を持つ、ロウアド
レスストローブ信号▲▼として用いることができ
る。すなわち、ダイナミック型RAMは上記ロウアドレス
ストローブ信号▲▼のハイレベルの間に内部の回
路がリセットされてプリチャージが行われるものである
ため、上記ウエイトクロック信号Ｗの挿入によって、ダ
イナミック型▲▼のプリチャージ動作に必要な時
間を確保することができる。特に、マイクロプロセッサ
の高速動作化のためには、上記クロック信号CLKの高周
波数化が不可欠のものである。したがって、この実施例
では、マイクロプロセッサの高速化に伴い上記クロック
信号CLKの１周期の時間が短くなるため、上記のような
ウエイト機能の付加によって、マイクロプロセッサの高
速化を図りつつ、ダイナミック型RAMの直接的なアクセ
スを可能にするものである。
また、上記マシンサイクルの始まりに挿入されるウエ
イトは、バスマスタ権の受け渡しを行う時間確保にも有
効に作用する。すなわち、バス権の受け渡しは、マシン
サイクルの切れ目において行われるものであるため、上
記のようなウエイトクロックの挿入によって、バス権の
受け渡しに必要とされる時間の設定が可能になる。
イトは、バスマスタ権の受け渡しを行う時間確保にも有
効に作用する。すなわち、バス権の受け渡しは、マシン
サイクルの切れ目において行われるものであるため、上
記のようなウエイトクロックの挿入によって、バス権の
受け渡しに必要とされる時間の設定が可能になる。
上記実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１） マシンサイクル単位に情報処理を行う情報処理
装置において、１つのマシンサイクル終了から次のマシ
ンサイクルの始まりの間に一定の調整時間を設定するこ
とができるから、ダイナミック型RAMをアクセスすると
きのプリチャージ期間の確保や、バスマススタ権の受け
渡しを確実に行うことができるという効果が得られる。
る。すなわち、 （１） マシンサイクル単位に情報処理を行う情報処理
装置において、１つのマシンサイクル終了から次のマシ
ンサイクルの始まりの間に一定の調整時間を設定するこ
とができるから、ダイナミック型RAMをアクセスすると
きのプリチャージ期間の確保や、バスマススタ権の受け
渡しを確実に行うことができるという効果が得られる。
（２）上記（１）により、上記ダイナミック型RAM等の
ようなプリチャージ期間を必要とする被アクセスデバイ
スや、バスマスタ権の受け渡し等を考慮することなく、
システムクロック信号の高周波数化できるから、動作の
高速化を図ることができるという効果が得られる。
ようなプリチャージ期間を必要とする被アクセスデバイ
スや、バスマスタ権の受け渡し等を考慮することなく、
システムクロック信号の高周波数化できるから、動作の
高速化を図ることができるという効果が得られる。
以上の本発明者によってなされた発明を実施例ととも
に具体的に説明したが、本願発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。例えば、上記ウエ
イトクロックは、マシンサイクルの終わり部分に選択的
に挿入するものであってもよい。すなわち、第２図にお
いて、ステートS7の次に１ないし複数サイクルからなる
ウエイトを挿入して、次のマシンサイクルはステートS0
から始まるようにしてもよい。上記マシンサイクルの切
れ目に選択的にウエイトクロックを挿入するための条件
は、上記ダイナミック型RAMに対するアクセスやバス権
の受け渡しの他、必要に応じて種々設定できるものであ
る。
に具体的に説明したが、本願発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。例えば、上記ウエ
イトクロックは、マシンサイクルの終わり部分に選択的
に挿入するものであってもよい。すなわち、第２図にお
いて、ステートS7の次に１ないし複数サイクルからなる
ウエイトを挿入して、次のマシンサイクルはステートS0
から始まるようにしてもよい。上記マシンサイクルの切
れ目に選択的にウエイトクロックを挿入するための条件
は、上記ダイナミック型RAMに対するアクセスやバス権
の受け渡しの他、必要に応じて種々設定できるものであ
る。
本発明は、上記マイクロプロセッサの他、１チップマ
イクロコンピュータや直接メモリアクセス制御装置等の
ようにバスマスタとなる得る各種周辺デバイスに適用で
きるものである。
イクロコンピュータや直接メモリアクセス制御装置等の
ようにバスマスタとなる得る各種周辺デバイスに適用で
きるものである。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、マシンサイクル単位に情報処理を行う情
報処理装置において、１つのマシンサイクル終了から次
のマシンサイクルの始まりの間に一定の調整時間を設定
することができるから、クロック信号の高周波数化によ
る高速動作化を図りつつ、ダイナミック型RAMのプリチ
ャージ期間の確保や、バスマススタ権の受け渡しを確実
に行うことができる。
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、マシンサイクル単位に情報処理を行う情
報処理装置において、１つのマシンサイクル終了から次
のマシンサイクルの始まりの間に一定の調整時間を設定
することができるから、クロック信号の高周波数化によ
る高速動作化を図りつつ、ダイナミック型RAMのプリチ
ャージ期間の確保や、バスマススタ権の受け渡しを確実
に行うことができる。
第１図は、この発明に係るマイクロプロセッサの一実施
例を示すブロック図、 第２図は、その動作の一例を説明するためのタイミング
図、 第３図は、従来のマイクロプロセッサの動作の一例を説
明するためのタイミング図である。 TM……タイマー回路、WDT……ウォッチドッグタイマー
回路、IRQ……割り込み制御回路、TG……タイミング発
生回路、ALU……算術論理演算ユニット、SC……システ
ム制御回路、RS……レジスタ選択回路、REG……レジス
タ群、MMAC……主記憶装アクセス回路、WT……ウエイト
回路、OPD……命令解読回路
例を示すブロック図、 第２図は、その動作の一例を説明するためのタイミング
図、 第３図は、従来のマイクロプロセッサの動作の一例を説
明するためのタイミング図である。 TM……タイマー回路、WDT……ウォッチドッグタイマー
回路、IRQ……割り込み制御回路、TG……タイミング発
生回路、ALU……算術論理演算ユニット、SC……システ
ム制御回路、RS……レジスタ選択回路、REG……レジス
タ群、MMAC……主記憶装アクセス回路、WT……ウエイト
回路、OPD……命令解読回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 星 恭彦 小平市上水本町1479番地 日立マイクロ コンピュータエンジニアリング株式会社 内 (72)発明者 馬場 志朗 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (56)参考文献 特開 昭49−91136（ＪＰ，Ａ) 特開 昭60−183635（ＪＰ，Ａ)
Claims (3)
- 【請求項１】マシンサイクル単位に情報処理を行う情報
処理装置において、１つのマシンサイクルの終了と次の
マシンサイクルの始まりとの間に、１ないし複数クロッ
ク分の調整時間を選択的に挿入させる手段を持つことを
特徴とする情報処理装置。 - 【請求項２】マシンサイクル単位に情報処理を行い、１
つの半導体基板上に形成される情報処理装置において、
前のマシンサイクルが終わって、次のサイクルの始まり
に、１ないし複数クロック分の調整時間を選択的に挿入
させる手段を持つことを特徴とする情報処理装置。 - 【請求項３】主記憶装置からの所定の順序で命令を取り
出して処理する手段と、連続したデータ転送オペレーシ
ョンの間のバス上に有効な信号があることを示す信号の
ネゲート期間を所定の命令によって変更可能な手段とを
１つの半導体基板上に形成されてなることを特徴とする
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61308507A JP2515772B2 (ja) | 1986-12-26 | 1986-12-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61308507A JP2515772B2 (ja) | 1986-12-26 | 1986-12-26 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63163658A JPS63163658A (ja) | 1988-07-07 |
| JP2515772B2 true JP2515772B2 (ja) | 1996-07-10 |
Family
ID=17981854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61308507A Expired - Lifetime JP2515772B2 (ja) | 1986-12-26 | 1986-12-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2515772B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02210685A (ja) * | 1989-02-10 | 1990-08-22 | Tokyo Electric Co Ltd | Ｄｒａｍコントローラ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344096B2 (ja) * | 1972-12-29 | 1978-11-25 | ||
| JPS578849A (en) * | 1980-06-18 | 1982-01-18 | Fujitsu Ltd | Adjusting system for instruction execution speed |
| JPS60183635A (ja) * | 1984-03-02 | 1985-09-19 | Matsushita Electric Ind Co Ltd | ウエイト発生装置 |
| JPS60218152A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Ltd | マイクロ・プロセツサ |
-
1986
- 1986-12-26 JP JP61308507A patent/JP2515772B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63163658A (ja) | 1988-07-07 |
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