JPS61112271A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS61112271A JPS61112271A JP23311784A JP23311784A JPS61112271A JP S61112271 A JPS61112271 A JP S61112271A JP 23311784 A JP23311784 A JP 23311784A JP 23311784 A JP23311784 A JP 23311784A JP S61112271 A JPS61112271 A JP S61112271A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- circuit
- output
- signal
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、データ処理技術に関し、例えばシングルチ
ップ・マイクロコンピュータにおけるマイクロプロセッ
サとその周辺回路の動作方式に適用して有効な技術に関
する。
ップ・マイクロコンピュータにおけるマイクロプロセッ
サとその周辺回路の動作方式に適用して有効な技術に関
する。
［背景技術］
従来の例えば［株］日立製作所製ＨＤ６８０３のような
シングルチップ・マイクロコンピュータ（以下シングル
チップマイコンと称する）は、ＣＰＵ（マイクロプロセ
ッサ）と、入出力インタフェースやタイマのような周辺
回路との間でデータのやりとりが確実に行なわれるよう
にするため。
シングルチップ・マイクロコンピュータ（以下シングル
チップマイコンと称する）は、ＣＰＵ（マイクロプロセ
ッサ）と、入出力インタフェースやタイマのような周辺
回路との間でデータのやりとりが確実に行なわれるよう
にするため。
ＣＰＵと周辺回路は互いに同期して動作するようにされ
ていた。
ていた。
そのため、シングルチップマイコンにおける周辺回路の
動作速度が制限されたり、周辺回路の設計の自由度が低
いという問題点があった。
動作速度が制限されたり、周辺回路の設計の自由度が低
いという問題点があった。
つまり、ＣＰＵは周辺回路に比べて回路規模が大きいた
め、周辺回路よりも動作速度が遅くなってしまうので、
この動作速度の遅いＣＰＵに同期して周辺回路を動作さ
せるようにすると、周辺回路のもつ機能を最大限に引き
出して、最高のスピードで動作させるようなことができ
ない。しかも。
め、周辺回路よりも動作速度が遅くなってしまうので、
この動作速度の遅いＣＰＵに同期して周辺回路を動作さ
せるようにすると、周辺回路のもつ機能を最大限に引き
出して、最高のスピードで動作させるようなことができ
ない。しかも。
常にＣＰＵとの同期を考えて周辺回路を設計しなければ
ならないので、設計の自由度が低くなってしまう。
ならないので、設計の自由度が低くなってしまう。
〔発明の目的］
この発明の目的は、シングルチップマイコンに。
おけるＣＰＵの周辺回路の動作速度を向上させるととも
に１周辺回路の設計の自由度を増大させるようなデータ
処理技術を提供することにある。
に１周辺回路の設計の自由度を増大させるようなデータ
処理技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明かにな
るであろう。
ついては１本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、ＣＰＵと周辺回路との間でデータのやりとり
を行なう際に、データの受授の準備が整うまでＣＰＵに
対してそのアクセスを引き延ばすような要求信号を発生
させる手段を各周辺回路に設けることによって、ＣＰＵ
に対し周辺回路を非同期かつ高い周波数のクロックで動
作できるようにし、これによって周辺回路の動作速度を
向上させるとともに１周辺回路の設計の自由度を増大さ
せるという上記目的を達成するものである。
を行なう際に、データの受授の準備が整うまでＣＰＵに
対してそのアクセスを引き延ばすような要求信号を発生
させる手段を各周辺回路に設けることによって、ＣＰＵ
に対し周辺回路を非同期かつ高い周波数のクロックで動
作できるようにし、これによって周辺回路の動作速度を
向上させるとともに１周辺回路の設計の自由度を増大さ
せるという上記目的を達成するものである。
［実施例］
第１図は１本発明をシングルチップマイコンに適用した
場合の一実施例を示すもので１図中鎖線Ａで囲まれた部
分は、シリコンのような一個の半導体基板上に形成され
る。
場合の一実施例を示すもので１図中鎖線Ａで囲まれた部
分は、シリコンのような一個の半導体基板上に形成され
る。
この実施例のシングルチップマイコンＭＣＵは、特に制
限されないが、プログラムに従って内部の実行ユニット
等を制御するＣＰＵ （マイクロプロセッサ）■と、こ
のＣＰＵＩの動作プログラム等が格納されたＲＯＭ （
リード・オンリ・メモリ）２、主にＣＰＵＩの作業領域
を提供するＲＡＭ３゜タイマ回路５．入出力インタフェ
ース回路６等から構成され、これらは内部アドレスバス
７および内部データバス８を介して互いに接続されてい
る。
限されないが、プログラムに従って内部の実行ユニット
等を制御するＣＰＵ （マイクロプロセッサ）■と、こ
のＣＰＵＩの動作プログラム等が格納されたＲＯＭ （
リード・オンリ・メモリ）２、主にＣＰＵＩの作業領域
を提供するＲＡＭ３゜タイマ回路５．入出力インタフェ
ース回路６等から構成され、これらは内部アドレスバス
７および内部データバス８を介して互いに接続されてい
る。
上記ＣＰＵＩは、特に制限されないが、次に読出す命令
やデータのアドレスを保持するプログラムカウンタ、プ
ログラムの命令が順番にフェッチされる命令レジスタ、
マイクロプログラムが格納されたマイクロＲＯＭ、この
マイクロＲＯＭから読み出されたマイクロ命令をデコー
ドして制御信号を形成する制御用デコーダ、アキューム
レータ等の各種レジスタやＡＬＵ （演算論理ユニット
）等によって構成されている。
やデータのアドレスを保持するプログラムカウンタ、プ
ログラムの命令が順番にフェッチされる命令レジスタ、
マイクロプログラムが格納されたマイクロＲＯＭ、この
マイクロＲＯＭから読み出されたマイクロ命令をデコー
ドして制御信号を形成する制御用デコーダ、アキューム
レータ等の各種レジスタやＡＬＵ （演算論理ユニット
）等によって構成されている。
そして、この実施例では、タイマ回路５のような周辺回
路内に、ＣＰＵＩからアドレスバス７上に出力されるア
ドレス信号をデコードして、対応するレジスタ１１を選
択するデコーダ１２とともに、このタイマ回路５を制御
するために設けられたコントロール部９から出力される
タイミング信号ｔｃと、デコーダ１２の出力との論理積
をとるＡＮＤゲート回路１３および上記デコーダ１２と
ＡＮＤゲート回路１３の出力によってセット、リセット
されるフリップフロップ１４とが設けられている。フリ
ップフロップ１４の出力Ｑは、ＣＰＵ１にウェイト信号
として供給されるようにされている。
路内に、ＣＰＵＩからアドレスバス７上に出力されるア
ドレス信号をデコードして、対応するレジスタ１１を選
択するデコーダ１２とともに、このタイマ回路５を制御
するために設けられたコントロール部９から出力される
タイミング信号ｔｃと、デコーダ１２の出力との論理積
をとるＡＮＤゲート回路１３および上記デコーダ１２と
ＡＮＤゲート回路１３の出力によってセット、リセット
されるフリップフロップ１４とが設けられている。フリ
ップフロップ１４の出力Ｑは、ＣＰＵ１にウェイト信号
として供給されるようにされている。
第１図において、タイマ回路５内に代表的に示されてい
るレジスタ１１は、例えば時間設定用の定数レジスタで
、このようなレジスタはこれ以外にも複数個設けること
ができる。また、タイマ回路５内には、図示しないが定
数レジスタ以外にも時刻データを保持するカウンタレジ
スタやインクリメンタのようなカウンタおよびこのカウ
ンタと定数レジスタの内容とを比較して一致した時点で
タイマ信号を出力するコンパレータ等が設けられており
、これらの各種回路がコントロール部９から出力される
タイミング信号ｊｌ＋ ｉ２＋ ｊ３等に従って所
定の順序に従って動作することにより。
るレジスタ１１は、例えば時間設定用の定数レジスタで
、このようなレジスタはこれ以外にも複数個設けること
ができる。また、タイマ回路５内には、図示しないが定
数レジスタ以外にも時刻データを保持するカウンタレジ
スタやインクリメンタのようなカウンタおよびこのカウ
ンタと定数レジスタの内容とを比較して一致した時点で
タイマ信号を出力するコンパレータ等が設けられており
、これらの各種回路がコントロール部９から出力される
タイミング信号ｊｌ＋ ｉ２＋ ｊ３等に従って所
定の順序に従って動作することにより。
タイマ機能が実現される。
そして、上記各レジスタ１１等に対応してそれぞれデコ
ーダ１２が設けられており、ＣＰＵ１から出力されるア
ドレス信号によって、対応するゲート１５が開かれるこ
とにより、選択されたレジスタにデータを書き込んだり
、そのレジスタの内容をＣＰＵ１が読み取ることができ
るようにされている。
ーダ１２が設けられており、ＣＰＵ１から出力されるア
ドレス信号によって、対応するゲート１５が開かれるこ
とにより、選択されたレジスタにデータを書き込んだり
、そのレジスタの内容をＣＰＵ１が読み取ることができ
るようにされている。
一方、この実施例では、ＣＰＵＩを動作させるクロック
φＣとは全く非同期のタイミング信号ｔ１〜ｔｃによっ
てタイマ回路５が動作されるようにされている。しかし
て、タイマ回路５内のいずれか１つのレジスタを選択す
るアドレス信号が。
φＣとは全く非同期のタイミング信号ｔ１〜ｔｃによっ
てタイマ回路５が動作されるようにされている。しかし
て、タイマ回路５内のいずれか１つのレジスタを選択す
るアドレス信号が。
ＣＰＵＩからアドレスバス７上に出力されて、デコーダ
、１２の出力信号（デコード信号）がハイレベルに変化
されると、それによって、フリップフロップ１４がセッ
トされてその出力Ｑがハイレベルに変化される。すると
、ＣＰＵ１は、そのときアドレスバス７に出力している
アドレス信号をそのまま保持するようなウェイト状態さ
れる。これによって、デコーダ１２の出力はそのアドレ
ス信号がなくなるまでハイレベルに維持される。
、１２の出力信号（デコード信号）がハイレベルに変化
されると、それによって、フリップフロップ１４がセッ
トされてその出力Ｑがハイレベルに変化される。すると
、ＣＰＵ１は、そのときアドレスバス７に出力している
アドレス信号をそのまま保持するようなウェイト状態さ
れる。これによって、デコーダ１２の出力はそのアドレ
ス信号がなくなるまでハイレベルに維持される。
また、デコーダ１２のデコード信号は、ＡＮＤゲート回
路１３に供給され、ＡＮＤゲート回路１３の他方の入力
端子には、第２図に示すように、ＣＰＵ１との間でデー
タのやりとりのために割当てられたサイクルＴｃの間だ
けハイレベルにされるタイミング信号ｔｃが印加されて
いる。
路１３に供給され、ＡＮＤゲート回路１３の他方の入力
端子には、第２図に示すように、ＣＰＵ１との間でデー
タのやりとりのために割当てられたサイクルＴｃの間だ
けハイレベルにされるタイミング信号ｔｃが印加されて
いる。
従って、ＡＮＤゲート回路１３の出力は、デコーダ１２
からのデコード信号が入っていてもタイミング信号ｔｃ
が入って来るまではロウレベルに保持される。そして、
タイミング信号ｔＣと同期してハイレベルに変化され、
これによってフリッププロップ１４がリセットされ、Ｃ
ＰＵＩに対するウェイト要求が解除される。
からのデコード信号が入っていてもタイミング信号ｔｃ
が入って来るまではロウレベルに保持される。そして、
タイミング信号ｔＣと同期してハイレベルに変化され、
これによってフリッププロップ１４がリセットされ、Ｃ
ＰＵＩに対するウェイト要求が解除される。
一方、ＣＰＵ１から出力されるアドレス信号のサイクル
が引き延ばされている間、ＣＰＵＩはリード状態または
ライト状態を保持するようになっでおり、ライト状態で
はフリップフロップ１４の出力Ｑによるウェイト要求が
解除されるまで、書込みデータをデータバス８上に出し
続ける。また。
が引き延ばされている間、ＣＰＵＩはリード状態または
ライト状態を保持するようになっでおり、ライト状態で
はフリップフロップ１４の出力Ｑによるウェイト要求が
解除されるまで、書込みデータをデータバス８上に出し
続ける。また。
リード状態ではウェイト要求がなくなるまでデータバス
８上のデータを取り込む状態を保持し７タイミング信号
ｔｃに同期して、レジスタ１１の内容を読み取る。
８上のデータを取り込む状態を保持し７タイミング信号
ｔｃに同期して、レジスタ１１の内容を読み取る。
以上のように、この実施例によると、ＣＰＵＩヵ１．ツ
ユ５ （７） ＩＪ −）’ ／うイ８１．．．イウ、
い。いＺ ｒ ”’も、タイマ回路５内のサイ
クルがＴｃに入るまでアクセス状態が引き延ばされ、第
２図に示すようにリード／ライト・サイクルが従来はＴ
ａのようにクロックφＣの一すイクル分であったものが
、Ｔｂのようにタイミングｔｃの立下がりまで延ばされ
る。
ユ５ （７） ＩＪ −）’ ／うイ８１．．．イウ、
い。いＺ ｒ ”’も、タイマ回路５内のサイ
クルがＴｃに入るまでアクセス状態が引き延ばされ、第
２図に示すようにリード／ライト・サイクルが従来はＴ
ａのようにクロックφＣの一すイクル分であったものが
、Ｔｂのようにタイミングｔｃの立下がりまで延ばされ
る。
しかるに、この実施例によると、ＣＰＵ１と非同期にタ
イマ回路５を動作させても、正確にレジスタのリード／
ライトを行なうことができる。そのため、ＣＰＵ １よ
りも高速で動作できるタイマ回路５をその最大の動作速
度で動作させるようｔこタイミング信号ｔ、〜ｔｃを形
成してやることができる。その結果、ＣＰＵ１の動作ク
ロックφＣと同期したタイミング信号によって動作され
ることにより、第３図（Ｂ）に示すようなサイクルで動
作していたタイマ回路を、例えば同図（Ｃ）に示すよう
に高い周波数のサイクルで動作させることができるよう
になり、これによってタイマの分解能およびスピードを
向上させることができる。
イマ回路５を動作させても、正確にレジスタのリード／
ライトを行なうことができる。そのため、ＣＰＵ １よ
りも高速で動作できるタイマ回路５をその最大の動作速
度で動作させるようｔこタイミング信号ｔ、〜ｔｃを形
成してやることができる。その結果、ＣＰＵ１の動作ク
ロックφＣと同期したタイミング信号によって動作され
ることにより、第３図（Ｂ）に示すようなサイクルで動
作していたタイマ回路を、例えば同図（Ｃ）に示すよう
に高い周波数のサイクルで動作させることができるよう
になり、これによってタイマの分解能およびスピードを
向上させることができる。
なお、上記実施例において、フリップフロップ１４から
供給されるウェイト要求信号に茫づいて。
供給されるウェイト要求信号に茫づいて。
タイマ回路５のアクセスを引き延ばすための具体的な手
段としては１例えば＋ ６８０９系のマイクロコンピュ
ータのように、低速のメモリをアクセスする場合にアド
レスのサイクルタイムを引き延ばすため、メモリレディ
信号のような制御信号を入力可能な端子（ＭＲＤＹ）を
備えたものがあるので、そのようなマイクロコンピュー
タにおける技術を応用して、上記実施例における周辺回
路アクセスの際にＣＰＵの動作を引き延ばしてやるよう
にすればよい。
段としては１例えば＋ ６８０９系のマイクロコンピュ
ータのように、低速のメモリをアクセスする場合にアド
レスのサイクルタイムを引き延ばすため、メモリレディ
信号のような制御信号を入力可能な端子（ＭＲＤＹ）を
備えたものがあるので、そのようなマイクロコンピュー
タにおける技術を応用して、上記実施例における周辺回
路アクセスの際にＣＰＵの動作を引き延ばしてやるよう
にすればよい。
また、第１図の実施例では、タイマ回路５についてのみ
説明したが、入出力インタフェース回路６についても同
様に適用することができる。すなわち、入出力インタフ
ェース回路６内に、内部のレジスタに対応するデコーダ
と、その出力と適当な動作タイミング信号（ｔｃに相当
する信号）を入力信号とするＡＮＤゲート回路およびこ
のＡＮＤゲート回路とデコーダの出力でセット、リセッ
トされるフリップフロップ等からなる適当な信号形成回
路を設ける。そして、ＣＰＵ１と非同期で動作される入
出力インタフェース回路６がＣＰＵ１どの間でデータの
やりとりの準備ができるまでＣＰＵＩにウェイト要求を
入れて、ＣＰＵのアクセスを引き延ばしてやる。これに
よって、入出力インタフェース回路６をその最大動作速
度で動作させることができるようになる。
説明したが、入出力インタフェース回路６についても同
様に適用することができる。すなわち、入出力インタフ
ェース回路６内に、内部のレジスタに対応するデコーダ
と、その出力と適当な動作タイミング信号（ｔｃに相当
する信号）を入力信号とするＡＮＤゲート回路およびこ
のＡＮＤゲート回路とデコーダの出力でセット、リセッ
トされるフリップフロップ等からなる適当な信号形成回
路を設ける。そして、ＣＰＵ１と非同期で動作される入
出力インタフェース回路６がＣＰＵ１どの間でデータの
やりとりの準備ができるまでＣＰＵＩにウェイト要求を
入れて、ＣＰＵのアクセスを引き延ばしてやる。これに
よって、入出力インタフェース回路６をその最大動作速
度で動作させることができるようになる。
上記入出力インタフェース回路とは、いわゆる入出力ポ
ートの他シリアルコミュニケーション・インタフェース
のような入出力回路を含む。
ートの他シリアルコミュニケーション・インタフェース
のような入出力回路を含む。
［効果コ
ＣＰＵと周辺回路との間でデータのやりとりを行なう際
に、データの受授の準備が整うまでＣＰＵに対してその
アクセスを引き延ばすような要求信号を発生させる手段
を各周辺回路に設けたので、ＣＰＵに対し周辺回路を非
同期かつ高い周波数のクロックで動作できるようになる
という作用により、周辺回路の動作速度が向上されると
ともに。
に、データの受授の準備が整うまでＣＰＵに対してその
アクセスを引き延ばすような要求信号を発生させる手段
を各周辺回路に設けたので、ＣＰＵに対し周辺回路を非
同期かつ高い周波数のクロックで動作できるようになる
という作用により、周辺回路の動作速度が向上されると
ともに。
周辺回路の設計の自由度が増大されるという効果がある
。
。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、前記実施例にお
いては、ＣＰＵによる周辺回路のアクセスを引き延ばす
ウェイト要求信号を形成する回路を、デコーダ１２の出
力とタイミング信号ｔｃとを入力信号とするＡＮＤゲー
ト回路１３とフリップフロップ１４とによって構成して
いるが、ウェイト要求信号を形成する回路の構成は、種
々の変形例が容易に考えられる。
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、前記実施例にお
いては、ＣＰＵによる周辺回路のアクセスを引き延ばす
ウェイト要求信号を形成する回路を、デコーダ１２の出
力とタイミング信号ｔｃとを入力信号とするＡＮＤゲー
ト回路１３とフリップフロップ１４とによって構成して
いるが、ウェイト要求信号を形成する回路の構成は、種
々の変形例が容易に考えられる。
第１図は、本発明をシングルチップマイコンに適用した
場合の一実施例を示すブロック図。 第２図は、そのタイマ回路を動作させるタイミング信号
と、タイマ回路アクセス時のＣＰＵの動作タイミングの
一例を示す説明図。 第３図は１本発明を適用した場合と、しない場合のサイ
クルタイムの相異を示す説明図である。 １０１３．。ＰＵ（？イ、。プ。ヤッｆ）、２−１２．
・°ｌＲＯＭ （リード・オンリ・メモリ）
、３・・・・ＲＡＭ （ランダム・アクセス・メモリ）
、５・・・・タイマ回路、６・・・・入出力インタフェ
ース回路、７・・・・内部アドレスバス、８・・・・内
部データバス、９・・・・コントロール回路、１１・・
・・レジスタ、１２・・・・デコーダ、１３．１４・・
・・信号形成手段（ＡＮＤゲート回路、フリップフロッ
プ）、１５・・・・ゲート。 第 １ 図
場合の一実施例を示すブロック図。 第２図は、そのタイマ回路を動作させるタイミング信号
と、タイマ回路アクセス時のＣＰＵの動作タイミングの
一例を示す説明図。 第３図は１本発明を適用した場合と、しない場合のサイ
クルタイムの相異を示す説明図である。 １０１３．。ＰＵ（？イ、。プ。ヤッｆ）、２−１２．
・°ｌＲＯＭ （リード・オンリ・メモリ）
、３・・・・ＲＡＭ （ランダム・アクセス・メモリ）
、５・・・・タイマ回路、６・・・・入出力インタフェ
ース回路、７・・・・内部アドレスバス、８・・・・内
部データバス、９・・・・コントロール回路、１１・・
・・レジスタ、１２・・・・デコーダ、１３．１４・・
・・信号形成手段（ＡＮＤゲート回路、フリップフロッ
プ）、１５・・・・ゲート。 第 １ 図
Claims (1)
- １、マイクロプロセッサと、タイマ回路あるいは入出力
インタフェース回路のような周辺回路を備えたデータ処
理装置において、上記周辺回路にはマイクロプロセッサ
から出力されるアドレス信号に基づいて、その内部のレ
ジスタを選択するデコーダと、このデコーダの出力とそ
の周辺回路を動作させるタイミング信号とに基づいて、
マイクロプロセッサから周辺回路へのアクセスが行なわ
れたとき周辺回路が所定の状態になるまで、上記マイク
ロプロセッサに対しアクセスの引き延ばしを要求する信
号を発生する信号形成手段が設けられてなることを特徴
とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23311784A JPS61112271A (ja) | 1984-11-07 | 1984-11-07 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23311784A JPS61112271A (ja) | 1984-11-07 | 1984-11-07 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112271A true JPS61112271A (ja) | 1986-05-30 |
Family
ID=16950032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23311784A Pending JPS61112271A (ja) | 1984-11-07 | 1984-11-07 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112271A (ja) |
-
1984
- 1984-11-07 JP JP23311784A patent/JPS61112271A/ja active Pending
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